JP3628189B2

JP3628189B2 - Differential amplifier circuit

Info

Publication number: JP3628189B2
Application number: JP30901498A
Authority: JP
Inventors: 直明仲; 淳子前田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-10-29
Filing date: 1998-10-29
Publication date: 2005-03-09
Anticipated expiration: 2018-10-29
Also published as: JP2000138576A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板内に形成される差動増幅回路或いは差動入力回路に関し、プロセスのバラツキに起因するトランジスタ特性のバラツキの影響を抑え、また、差動入力信号のレベル変動の影響を受けない差動増幅回路或いは差動入力回路に関する。
【０００２】
【従来の技術】
差動入力がそれぞれのゲートに供給され、ドレインに出力を生成する１対のＭＯＳトランジスタを有する差動増幅回路あるいは差動入力回路（以下簡単のために差動増幅回路）が広く利用されている。かかる差動増幅回路は、１対のＭＯＳトランジスタのソースに電流源を接続して一定の電流を供給し、ゲートに供給された差動入力を比較し、１対のＭＯＳトランジスタの一方の導電性を高くし他方の導電性を低くする。
【０００３】
差動入力として、例えば１００ｍＶなどの小振幅の信号が供給される場合や、振幅の中心電圧の変動が大きい差動入力信号が供給される場合は、上記の電流源の電流をできるだけ一定にして、差動増幅回路の動作を安定化させることが一般的である。
【０００４】
図１は、従来の差動増幅回路の例を示す図である。この差動増幅回路は、ゲートに差動入力ＩＮ，／ＩＮが供給されソースが共通接続された１対のＮチャネル入力ＭＯＳトランジスタＮ１，Ｎ２と、それらのドレインと第１の電源Ｖｄｄとの間に設けられた負荷回路Ｌ１，Ｌ２と、ソースと第２の電源Ｖｓｓとの間に設けられた電流源Ｉ１とを有する。差動入力ＩＮ，／ＩＮに応じて、トランジスタＮ２のドレイン端子ｎ１に増幅された出力が生成される。この出力ｎ１は、更にＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ３からなるＣＭＯＳインバータの入力に供給される。
【０００５】
図２は、従来の差動増幅回路の別の例を示す図である。この差動増幅回路も、１対の入力ＭＯＳトランジスタＮ１，Ｎ２、負荷回路Ｌ１，Ｌ２、及び電流源Ｉ１とを有する。更に、図２の差動増幅回路は、トランジスタＮ２のドレイン端子ｎ１が、Ｐチャネルの出力ＭＯＳトランジスタＰ４のゲートに接続され、出力ＭＯＳトランジスタＰ４と電流源Ｉ２との接続点ｎ３が、ＣＭＯＳインバータの入力に供給される。出力ＭＯＳトランジスタＰ４により、ドレイン端子ｎ１の信号を反転増幅した信号ｎ３が、ＣＭＯＳインバータに供給される点で、図１の差動増幅回路と異なる。
【０００６】
上記の従来の差動増幅回路は、入力ＩＮの電圧がその反転入力／ＩＮよりも低い場合は、トランジスタＮ２が導通してノードｎ１の電圧はＬレベルになり、逆に入力ＩＮの電圧がその反転入力／ＩＮよりも高い場合は、トランジスタＮ２が非導通になりノードｎ１の電圧はＨレベルになる。図１の差動増幅回路では、このノードｎ１のＨレベルまたはＬレベルに応じて、インバータの出力ｎ２にＬレベルまたはＨレベルが生成される。また、図２の差動増幅回路では、ノードｎ１のＨレベルまたはＬレベルに応じて、ノードｎ３にＬレベルまたはＨレベルがそれぞれ生成され、更に、インバータの出力ｎ２にＨレベルまたはＬレベルが生成される。
【０００７】
【発明が解決しようとする課題】
図３は、上記従来例の課題を説明する図である。図３（Ａ）は、上記差動増幅回路の出力ｎ１，ｎ３と、ＣＭＯＳインバータの閾値ＶｔｈＣとの関係を示す図であり、図３（Ｂ）は、それに対応するＣＭＯＳインバータの出力ｎ２の電圧レベルを示す図である。
【０００８】
差動増幅回路の出力ｎ１、ｎ３は、電源ＶｄｄとＶｓｓの間でフルスイングすることなく所定の振幅のＨレベル、Ｌレベルになる。それに対して、ＣＭＯＳインバータの出力ｎ２は、高い電源ＶｄｄレベルのＨレベルか、低い電源ＶｓｓレベルのＬレベルになりフルスイングする。一方、半導体基板上に集積回路の一部として差動増幅回路が形成される場合、プロセスバラツキに起因して、ＭＯＳトランジスタの特性にバラツキが発生する。例えば、ＮチャンネルＭＯＳトランジスタの駆動能力が大きくなるような特性変動が発生した場合は、導通するＭＯＳトランジスタＮ２のインピーダンスが低くなるので、ノードｎ１の振幅の中心電圧が低くなる傾向にある。即ち、図３の実線から一点鎖線に変動する。逆に、ＮチャネルＭＯＳトランジスタの駆動能力が小さくなるような特性変動が発生した場合は、導通するＭＯＳトランジスタＮ２のインピーダンスが高くなるので、ノードｎ１の振幅の中心電圧が高くなる傾向にある。即ち、図３の実線から破線に変動する。
【０００９】
上記のプロセスバラツキに起因して生じる出力ｎ１の振幅の中心値の上下への変動は、負荷回路Ｌ１，Ｌ２にＰチャネルＭＯＳトランジスタが利用される場合であって、ＰチャンネルＭＯＳトランジスタの駆動能力がＮチャネルＭＯＳトランジスタの駆動能力の変動と逆方向に変動した場合には、特に顕著に現れる。図２に示したＰチャンネルの出力ＭＯＳトランジスタを設ける場合でも、同様にプロセスのバラツキに起因して、出力ｎ３の振幅の中心値が上下に変動する。
【００１０】
差動増幅回路の出力ｎ１やｎ３が、図３の様に変動すると、その出力ｎ１，ｎ３により駆動される後段のＣＭＯＳインバータのＰチャンネルトランジスタＰ３またはＮチャンネルトランジスタＮ３のいずれか一方が、完全に非導通状態になることができなくなり、ＣＭＯＳインバータに電源ＶｄｄからＶｓｓに向かって貫通電流が発生する。このような貫通電流の発生は、消費電力の増大と共に、ＣＭＯＳインバータの出力ｎ２が完全に電源レベルまで振幅できないという問題を招く。
【００１１】
更に、第２の課題について説明すると、図３に示される通り、差動増幅回路の出力ｎ１，ｎ３がＣＭＯＳインバータの閾値電圧ＶｔｈＣより高い場合にその出力がＬレベルになり、低い場合に出力がＨレベルになる。ところが、差動増幅回路の出力ｎ１，ｎ３の電圧が製造プロセスにより図３の如く上下に変動すると、ＣＭＯＳインバータの閾値電圧に対する入力のＨレベルまたはＬレベルのタイミングが異なる。その結果、ＣＭＯＳインバータの入力立ち上がり伝播遅延時間と入力立ち下がり伝播遅延時間とが食い違うことになり、高速動作において無視できない特性の変動になる。ＣＭＯＳインバータの閾値電圧ＶｔｈＣは、ＰチャンネルトランジスタＰ３とＮチャネルトランジスタＮ３の電流値の比できまる値であるので、トランジスタの特性の変動によってその閾値電圧ＶｔｈＣも変化する。しかしながら、かかる閾値電圧の変動幅は、差動増幅回路の出力レベルの変動に比べて小さい。
【００１２】
第３の課題は、差動増幅回路の差動入力の振幅の中心電圧が変動する場合、差動増幅回路の入力トランジスタの差動動作に支障が生じることである。例えば、電源システムの異なる外部の回路からの差動入力が、差動増幅回路が設けられた半導体装置の電源システムを基準にすると非常に低くなる場合がある。例えば、差動入力が１００ｍＶ程度の振幅であるところに、外部からの差動入力の振幅の中心値が例えば１Ｖ程度低くなると、差動増幅回路のＮチャンネルの入力トランジスタＮ１，Ｎ２のゲート・ソース間電圧がトランジスタの閾値電圧より低くなり、両トランジスタＮ１，Ｎ２が共に非導通状態になる。その結果、差動入力に対する電圧比較動作が不能になる。入力トランジスタＮ１，Ｎ２は一般にエンハンスメント型に構成されるので、それらのゲートに供給される差動入力信号は、グランド電圧Ｖｓｓよりもある程度高い中心値レベルを有する必要があるのである。
【００１３】
そこで、本発明の目的は、製造プロセスなどに起因してトランジスタの特性が変動しても、出力レベルの変動が抑えられる差動増幅回路または差動入力回路を提供することにある。
【００１４】
更に、本発明の目的は、差動入力信号の振幅の中心値が種々異なる場合でも、正常に差動増幅動作を行うことができる差動増幅回路または差動入力回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、第１の発明は、ゲートに入力が供給され、ドレインに負荷回路が接続され、ソースに電流源が接続された１対の入力ＭＯＳトランジスタを有する差動増幅回路において、電流源の電流値を入力ＭＯＳトランジスタの特性変動に連動して変動させて、入力ＭＯＳトランジスタのドレイン端子に生成される出力レベルの変動を抑えることを特徴とする。即ち、従来の差動増幅回路と異なり、電流源の電流値を一定にはせずに、製造プロセスに起因するトランジスタ特性に連動して変動させる。
【００１６】
より具体的には、入力ＭＯＳトランジスタがＮチャンネルの場合で説明すると、製造プロセスによりＮチャネルトランジスタの電流駆動能力が高くなるように変動する場合は、電流値を抑え、Ｎチャネルトランジスタの電流駆動能力が低くなるように変動する場合は、電流値を大きくする電流源回路を設ける。ドレイン端子の出力レベルは、負荷回路のインピーダンスと入力トランジスタのインピーダンスの比によって決定する。従って、Ｎチャネルトランジスタの電流駆動能力が高くなりそのインピーダンスが下がる場合は、電流源の電流値を減少させ、出力レベルの低下を抑える。逆に、Ｎチャネルトランジスタの電流駆動能力が低くなりそのインピーダンスが上がる場合は、電流源の電流値を増加させ、出力レベルの上昇を抑える。
【００１７】
上記の目的を達成するために、第１の発明は、同一の半導体基板内に形成され、入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第１及び第２の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続された１対の第１導電型の入力ＭＯＳトランジスタと、
前記ソースと第２の電源の間に設けられ、前記ソースに電流を供給する電流源とを有し、
前記電流源は、第１導電型のＭＯＳトランジスタの駆動能力が前記第１導電型と反対の第２導電型のＭＯＳトランジスタに対してより高い方向に変動する第１の状態の場合は、第１の電流を供給し、より低い方向に変動する第２の状態の場合は、前記第１の電流より大きい第２の電流を供給することを特徴とする。
【００１８】
更に、上記の目的を達成するために、第２の発明は、差動入力信号が供給される１対の入力トランジスタに加えて、差動入力信号が供給されるそれとは反対導電型の１対の入力トランジスタを設ける。そして、入力トランジスタのドレインを供給されその反転出力を生成する出力トランジスタの出力端子と、上記の反対導電型の１対の入力トランジスタのドレインとを接続する。かかる構成の差動増幅回路によれば、差動入力信号の振幅の中心値が種々のレベルであっても、いずれか一方の入力トランジスタ対が差動増幅動作を行うので、広いレンジの差動入力信号に対応することができる。
【００１９】
上記の目的を達成するために、第２の発明は、同一の半導体基板内に形成され、差動入力を比較して増幅された出力を生成する差動増幅回路において、
ゲートに第１及び第２の入力がそれぞれ供給され、ドレインがそれぞれ負荷回路を介して第１の電源に接続され、ソースが共通接続され第１の電流源に接続された１対の第１導電型入力ＭＯＳトランジスタと、
ゲートに前記１対の第１導電型入力ＭＯＳトランジスタのドレインの信号がそれぞれ入力され、ドレインに差動出力を生成する１対の第２導電型の出力ＭＯＳトランジスタと、
ゲートに前記第２及び第１の入力がそれぞれ供給され、ドレインがそれぞれ前記１対の出力ＭＯＳトランジスタのドレインに接続され、ソースが第２の電流源を介して第１の電源に接続された１対の第２導電型入力ＭＯＳトランジスタとを有することを特徴とする。
【００２０】
更に、上記した第２の発明の差動増幅回路と第１の発明の差動増幅回路とを組み合わせることにより、差動入力信号を第２の発明の差動増幅回路で受信し、その差動出力信号を第１の発明の差動増幅回路で受信して、増幅された出力を生成することで、広いレンジの差動入力信号を受信することができ、製造プロセスの影響を少なくした一定レベルの出力を生成することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２２】
［第１の実施の形態例］
図４は、第１の実施の形態例の差動増幅回路を示す図である。図４の差動増幅回路は、ゲートに第１の入力ＩＮが供給されるＮチャネル入力トランジスタＮ１と、第２の入力／ＩＮが供給されるＮチャネル入力トランジスタＮ２とを有する。これらのトランジスタＮ１，Ｎ２はソースが共通接続され、電流源回路Ｉ１が接続される。また、これらのトランジスタＮ１，Ｎ２のドレインと電源Ｖｄｄとの間には、それぞれ負荷回路Ｌ１，Ｌ２が接続される。そして、この例では、トランジスタＮ２のドレイン端子ｎ１の出力が、後段のＣＭＯＳインバータに供給される。
【００２３】
図４の差動増幅回路において、製造バラツキなどにより、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより高い方向に変動する場合は、電流源Ｉ１の電流量が少なくなる。また、逆に、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより低い方向に変動する場合は、電流源Ｉ１の電流量が多くなる。
【００２４】
電流源Ｉ１の回路は、トランジスタＮ１，Ｎ２の共通ソース端子に電流を供給するＮチャネルトランジスタＮ１０と、電源ＶｄｄとＶｓｓとの間に直列に接続されたＰチャンネルトランジスタＰ１１とＮチャネルトランジスタＮ１１とを有する。トランジスタＰ１１，Ｎ１１は、共にゲートとドレインが接続され、その接続されたドレインが、トランジスタＮ１０のゲートに接続される。
【００２５】
今仮に、製造バラツキなどにより、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより高い方向に変動する第１の状態とすると、ＰチャネルトランジスタＰ１１のインピーダンスに対してＮチャネルトランジスタＮ１１のインピーダンスが小さくなる方向に変動する。その結果、それらのトランジスタのドレイン端子ｎ１０の電圧が低くなり、ＮチャネルトランジスタＮ１０の電流が抑えられる。それにより、トランジスタＮ１０のインピーダンスは高くなり、低下したトランジスタＮ２のインピーダンスの変動と相殺され、ドレイン端子ｎ１のレベル変動は抑えられる。
【００２６】
一方、製造バラツキなどにより、ＮチャネルＭＯＳトランジスタの電流駆動能力がＰチャンネルＭＯＳトランジスタの電流駆動能力に対してより低い方向に変動する第２の状態とすると、ＰチャネルトランジスタＰ１１のインピーダンスに対してＮチャネルトランジスタＮ１１のインピーダンスが大きくなる方向に変動する。その結果、それらのトランジスタのドレイン端子ｎ１０の電圧が高くなり、ＮチャネルトランジスタＮ１０の電流が増加する。それにより、トランジスタＮ１０のインピーダンスは低くなり、増加したトランジスタＮ２のインピーダンスの変動と相殺され、ドレイン端子ｎ１のレベル変動は抑えられる。
【００２７】
尚、図４の差動増幅回路のノードｎ１と後段のＣＭＯＳインバータとの間に、図２の如くＰチャネルトランジスタからなる出力回路を挿入しても同様の作用効果を有する。但し、その場合は、出力信号が反転する。
【００２８】
図５は、第１の実施の形態例の差動増幅回路を示す図である。図５には、３種類の負荷回路の例が示され、図５（Ａ）には、ＰチャネルトランジスタＰ４の出力回路が設けられた例が示される。図４の差動増幅回路と対応する部分には同じ引用番号を付した。
【００２９】
図５（Ａ）の例は、負荷回路が抵抗Ｒ１，Ｒ２で構成される。そして、トランジスタＮ２のドレイン端子ｎ１は、出力回路のＰチャネルトランジスタＰ４のゲートに供給され、トランジスタＰ４と電流源Ｉ２との接続点ｎ３が、後段のＣＭＯＳインバータに供給される。この場合も、トランジスタＮ１０、Ｐ１１、Ｎ１１からなる電流源回路により、ドレイン端子ｎ１の変動が抑えられるので、その電位に応じて反転増幅される出力ｎ３の変動も抑えられる。
【００３０】
図５（Ｂ）の例は、負荷回路がゲートに一定電圧Ｖ１が供給されるＰチャネルトランジスタＰ１２，Ｐ１３で構成される。この例の場合、Ｎチャネルトランジスタの電流駆動能力が、Ｐチャネルトランジスタの電流駆動能力に対してより高い方向に変動する第１の状態の時は、ドレイン端子ｎ１の電圧レベルは、負荷トランジスタＰ１３、入力トランジスタＮ２、及び電流源トランジスタＮ１０のインピーダンスの比で決定されるので、その変動が顕在化される。但し、図５（Ｂ）の回路では、トランジスタＮ１０のゲート電圧が下がるので、電流源トランジスタＮ１０のインピーダンスが高くなり、トランジスタＰ１３，Ｎ２のインピーダンスの変動と相殺され、ドレイン端子ｎ１の電圧レベルの変動は抑えられる。上記した第２の状態のときも、同様である。
【００３１】
図５（Ｃ）の例は、負荷回路がＰチャネルトランジスタＰ１４，Ｐ１５で構成される。トランジスタＰ１４、Ｐ１５のゲートがトランジスタＰ１４のドレインに接続される。従って、入力信号ＩＮ，／ＩＮの差に応じて発生するトランジスタＮ１の小振幅の信号がトランジスタＰ１５により増幅され、ドレイン端子ｎ１には比較的大きな振幅の信号が出力される。そして、この例の場合でも、製造バラツキなどに応じて出力ｎ１の電圧レベルが変動するが、上記した電流源回路の動作により、出力ｎ１の電圧レベルの変動は抑えられる。
【００３２】
以上、第１の実施の形態例の差動増幅回路では、製造バラツキなどが原因でトランジスタの特性が変動しても、出力の振幅の中心値が変動することが防止され、図３の実線のレベルが維持される。従って、後段のＣＭＯＳインバータを構成する一方のトランジスタが確実に非導通になり、貫通電流が流れることはない。また、常に出力ｎ１，ｎ３が後段のＣＭＯＳインバータの閾値電圧ＶｔｈＣを中心として上下に変化するので、入力の立ち上がり伝播遅延時間と立ち下がり伝播遅延時間との差が発生せず、高速動作においても誤動作の原因とならない。
【００３３】
図６は、第１の実施の形態例の差動増幅回路の別の例を示す図である。この回路は、図４の差動増幅回路とトランジスタの導電型が反転していることを除いては同じである。従って、対応する部分には同じ引用番号を付した。図６の例は、入力ＩＮ，／ＩＮがゲートに供給される１対の入力トランジスタがＰチャネルトランジスタＰ１，Ｐ２で構成される。そして、トランジスタＰ１，Ｐ２の共通ソースには、電流源のＰチャネルトランジスタＰ１０が接続される。このトランジスタＰ１０のゲートには、ＰチャンネルトランジスタＰ１１とＮチャンネルトランジスタＮ１１からなるバイアス回路のドレイン端子が接続される。
【００３４】
また、図６の例は、負荷回路Ｌ１，Ｌ２として、ＮチャネルトランジスタＮ１２，Ｎ１３が使用される。これらのトランジスタＮ１２，Ｎ１３のゲートには、一定の電圧Ｖ１が供給される。但し、図５で示した様な別の負荷回路が接続されることもできる。
【００３５】
図６の差動増幅回路において、製造バラツキなどによって、Ｐチャンネルトランジスタの電流駆動能力がＮチャネルトランジスタに対して大きくなる方向に変動したとすると、トランジスタＰ２のインピーダンスが低下し、ドレイン端子ｎ１の電圧レベルが上昇する。その時、バイアス回路のトランジスタＰ１１のインピーダンスも低下するので、そのドレイン端子のレベルが上昇し、電流源トランジスタＰ１０の電流値が抑えられる。それにより電流源トランジスタＰ１０のインピーダンスが増加し、入力トランジスタＰ２のインピーダンスの低下を相殺し、出力ｎ１のレベルの変動を抑える。製造バラツキが逆の場合も、同様にして出力ｎ１のレベルの変動が抑えられる。
【００３６】
図６の例でも、Ｎチャネルトランジスタと電流源からなりドレイン端子ｎ１の信号を反転増幅する出力回路を、ドレイン端子ｎ１と後段のＣＭＯＳインピーダンスとの間に設けた構成でも、同様に出力レベルの変動が防止される。
【００３７】
［第２の実施の形態例］
図７は、第２の実施の形態例の差動増幅回路を示す図である。第２の実施の形態例は、第２の発明に対応する。即ち、この差動増幅回路は、差動入力ＩＮ，／ＩＮが比較的小振幅であり、電源ＶｄｄとＶｓｓとの間のレンジ内で、種々異なるような場合でも、正常に差動増幅動作を行うことができる。
【００３８】
図７に示される通り、まず、それぞれのゲートに差動入力ＩＮ，／ＩＮが供給される１対のＮチャネル入力トランジスタＮ２１，Ｎ２２を有する。このトランジスタＮ２１，Ｎ２２の共通ソース端子と電源Ｖｓｓとの間には、第１の電流源Ｉ２１が設けられる。この電流源Ｉ２１は、第１の実施の形態例と異なり、一定の電流を供給する。入力トランジスタＮ２１，Ｎ２２のドレインと電源Ｖｄｄとの間には、所定の負荷回路Ｌ１，Ｌ２が設けられる。負荷回路Ｌ１，Ｌ２は、例えば図５に示したような負荷回路が使用される。そして、入力トランジスタＮ２１，Ｎ２２のドレイン端子ｎ２１，ｎ２２は、それぞれＰチャンネルの出力トランジスタＰ２５、Ｐ２４のゲートに接続される。出力トランジスタＰ２５，Ｐ２４には、それぞれ電流源Ｉ２５，Ｉ２４が接続され、それらの接続点に、差動出力ＯＵＴ，／ＯＵＴが出力される。
【００３９】
ここまでの構成は、図２に示した従来例の回路と同等である。第２の実施の形態例は、更に、ゲートに差動入力ＩＮ，／ＩＮがそれぞれ供給される１対のＰチャネル入力トランジスタＰ２１，Ｐ２２を有する。この入力トランジスタＰ２１，Ｐ２２の共通ソースは、電流源Ｉ２２を介して電源Ｖｄｄに接続される。また、入力トランジスタＰ２１，Ｐ２２のドレインは、それぞれ差動出力端子／ＯＵＴ，ＯＵＴに接続される。即ち、１対のＰチャネル入力トランジスタＰ２１，Ｐ２２が追加された点で、図２の従来例の差動増幅回路と構成を異にする。
【００４０】
ここで、この差動増幅回路の動作を説明するために、図１０を参照する。図１０は、第２及び第３の実施の形態例を説明するための図である。図１０（Ａ）には、微小振幅の差動入力信号の例が示される。ここに示される通り、図７の差動増幅回路を有する半導体装置とは異なる電源システムから差動入力信号が供給されるなどの場合は、差動増幅回路の電源Ｖｓｓ，Ｖｄｄの範囲内で、図１０（Ａ）に示される通り、実線で示された差動入力信号ＩＮ１，／ＩＮ１の場合と、それとは電圧レベルが異なる破線で示された差動入力信号ＩＮ２，／ＩＮ２の場合とが発生する或いは変動することがある。差動入力信号の振幅が、例えば１００ｍＶ程度と、電源Ｖｄｄ、Ｖｓｓ間の電圧が５Ｖや３Ｖに比較して非常に小さい場合は、異なる電源システムなどとの間では、電源が１Ｖ程度異なる場合がある。
【００４１】
図１０（Ａ）に示される通り、差動入力信号が実線の場合でも、破線の場合でも、図７に示された差動増幅回路は、適正に差動増幅動作を行う。即ち、差動入力信号が実線ＩＮ１，／ＩＮ１の様に、比較的高いレベルにある場合は、差動増幅回路のＮチャンネルの入力トランジスタＮ２１，Ｎ２２が導通して、適正な差動増幅動作を行う。差動入力信号が比較的高いレベルにある時は、入力トランジスタＮ２１，Ｎ２２のゲート・ソース間には、そのトランジスタの閾値電圧より高い電圧が印加されるからである。一方、差動入力信号が破線ＩＮ２，／ＩＮ２の様に、比較的低いレベルにある場合は、差動増幅回路のＰチャネルの入力トランジスタＰ２１，Ｐ２２が導通して、適正な差動増幅動作を行う。差動入力信号が比較的低いレベルにある時は、入力トランジスタＰ２１，Ｐ２２のゲート・ソース間には、そのトランジスタの閾値電圧より高い電圧が印加されるからである。
【００４２】
以上の様に、差動入力信号の振幅の中心値が比較的高くなっても、比較的低くなっても、いずれかの入力トランジスタ対Ｎ２１，Ｎ２２またはＰ２１，Ｐ２２が正常に動作するので、いずれの差動入力信号も受信することができる。
【００４３】
尚、図７の差動増幅回路内の電流源Ｉ２１，Ｉ２２，Ｉ２４，Ｉ２５は、できるだけ一定の電流を供給する回路にされる。かかる電流源回路の例については、後述する。
【００４４】
図８は、第２の実施の形態例の別の例を示す図である。この実施の形態例は、図７の差動増幅回路におけるトランジスタの導電型を反転した例である。従って、対応する部分には同様の引用番号を与えた。
【００４５】
図８の例では、差動入力ＩＮ，／ＩＮがゲートにそれぞれ供給される１対のＰチャネル入力トランジスタＰ３１，Ｐ３２のドレインｎ３１，ｎ３２が、Ｎチャネル出力トランジスタＮ２５，Ｎ２４のゲートに接続される。そして、出力トランジスタＮ２５，Ｎ２４とそれらの電流源Ｉ２５，Ｉ２４との接続点に、差動出力ＯＵＴ、／ＯＵＴが出力される。そして、このＰチャネル入力トランジスタ対Ｐ３１，Ｐ３２に加えて、Ｎチャネルの入力トランジスタ対Ｎ３１，Ｎ３２が設けられる。この入力トランジスタ対Ｎ３１，Ｎ３２のドレインは、それぞれ差動出力端子／ＯＵＴ，ＯＵＴに接続される。それぞれの入力トランジスタ対のソースと電源との間に電流源Ｉ３１、Ｉ３２が設けられる。
【００４６】
この例の場合も、差動入力信号ＩＮ，／ＩＮが電源間の比較的高いレベルで振幅する場合は、Ｎチャネルの入力トランジスタ対Ｎ３１，Ｎ３２が差動増幅動作を行う。一方、差動入力信号ＩＮ，／ＩＮが電源間の比較的低いレベルで振幅する場合は、Ｐチャネルの入力トランジスタ対Ｐ３１，Ｐ３２が差動増幅動作を行う。従って、広いレンジの微小振幅の差動入力を受信することができる。
【００４７】
［第３の実施の形態例］
図９は、第３の実施の形態例の差動入力回路を示す図である。この差動入力回路は、外部からの差動入力信号ＩＮ，／ＩＮを直接受信する第１の差動増幅回路１００と、第１の差動増幅回路１００の差動出力ＯＵＴ１，／ＯＵＴ１を差動入力として受信する第２の差動増幅回路２００とを有する。そして、第２の差動増幅回路２００の出力ＯＵＴ２が、後段のトランジスタＰ３，Ｎ３からなるＣＭＯＳインバータに供給される。その結果、電源Ｖｄｄ、Ｖｓｓにフルスイングされた信号ｎ２が生成される。
【００４８】
上記の第１の差動増幅回路１００は、図７に示された第２の実施の形態例の差動増幅回路である。また、第２の差動増幅回路２００は、図４に示された第１ｎ実施の形態例の差動増幅回路である。第２の差動増幅回路２００は、図５に示された回路でも良い。
【００４９】
第１の差動増幅回路１００は、電流源Ｉ２１として、ＮチャンネルトランジスタＮ２６、Ｎ２７及び外付けの抵抗Ｒ２７からなる回路を採用する。トランジスタＮ２６，Ｎ２７は、ゲートがトランジスタＮ２７のドレインに接続されてカレントミラー回路を構成する。抵抗Ｒ２７が半導体装置の製造バラツキの影響を受けない外付け抵抗であるので、このカレントミラー回路のトランジスタＮ２７，Ｎ２８を流れる電流は、製造バラツキに影響を受けない一定値になる。電流源Ｉ２２も、同様にＰチャンネルトランジスタＰ２６、Ｐ２７及び外付けの抵抗Ｒ２８からなる回路を採用する。この場合も、製造バラツキの影響を受けない一定の電流をＰチャンネル入力トランジスタＰ２１，Ｐ２２に供給する。
【００５０】
図１０（Ａ）に示される通り、微小振幅の差動入力ＩＮ，／ＩＮの振幅の中心値が電源間で変動、或いは異なっていても、第１の差動増幅回路１００は、２組の入力トランジスタ対Ｎ２１，Ｎ２２或いはＰ２１，Ｐ２２のいずれかが動作して、正常な差動増幅機能を実現する。しかしながら、第１の差動増幅回路１００の電流源Ｉ２１，Ｉ２２は、製造バラツキに対応して変動しない一定の電流を供給する。従って、製造バラツキによって、入力トランジスタのインピーダンスが変動するので、生成される差動出力ＯＵＴ１，／ＯＵＴ１の振幅の中心値は、図１０（Ｂ）に示す通り、多少ばらつく。但し、次段の第２の差動増幅回路２００の入力トランジスタＮ１，Ｎ２が非導通状態になる程には、そのレベルが低くなることはない。従って、かかる差動出力信号ＯＵＴ１，／ＯＵＴ１に対して、第２の差動増幅回路２００は、正常に差動増幅動作を行うことができる。
【００５１】
更に、第２の差動増幅回路２００の電流源回路は、第１の実施の形態例で説明した通り、製造バラツキに応じてその電流値が変化する。その結果、第２の差動増幅回路２００の出力ＯＵＴ２の振幅の中心値は、製造バラツキの影響を受けない、ほぼ一定のレベルを維持する。その結果、後段のＣＭＯＳインバータの閾値電圧と出力ＯＵＴ２との関係は、一定であり、ＣＭＯＳインバータに貫通電流が流れたり、入力の立ち上がりと立ち下がりとで伝播遅延時間が異なることはない。
【００５２】
以上の通り、外部からの小振幅の差動入力信号を受信する場合は、図９に示した通り、第２の実施の形態例の差動増幅回路と第１の実施の形態例の差動増幅回路とを組み合わせることが好ましい。勿論、図６と図８に示した差動増幅回路どうしを組み合わせることもできる。更に、外部からの小振幅の差動入力信号を受信するために、単に第２の実施の形態例の差動増幅回路と図１，２などに示した通常の差動増幅回路とを組み合わせることも可能である。
【００５３】
【発明の効果】
以上、本発明によれば、製造バラツキの影響を受けずに一定のレベルの出力信号を生成することができる差動増幅回路を提供することができる。また、本発明によれば、小振幅でその振幅の中心電圧の変動が大きい差動入力信号での受信して正常に差動増幅動作を行う差動増幅回路を提供することができる。
【図面の簡単な説明】
【図１】従来の差動増幅回路の例を示す図である。
【図２】従来の差動増幅回路の別の例を示す図である。
【図３】従来例の課題を説明する図である。
【図４】第１の実施の形態例の差動増幅回路を示す図である。
【図５】第１の実施の形態例の差動増幅回路を示す図である。
【図６】第１の実施の形態例の差動増幅回路の別の例を示す図である。
【図７】第２の実施の形態例の差動増幅回路を示す図である。
【図８】第２の実施の形態例の差動増幅回路の別の例を示す図である。
【図９】第３の実施の形態例の差動増幅回路を示す図である。
【図１０】第２及び第３の実施の形態例を説明するための図である。
【符号の説明】
Ｎ１，Ｎ２入力トランジスタ対
Ｌ１，Ｌ２負荷回路
Ｉ１電流源
Ｎ１０電流源トランジスタ
Ｎ１１，Ｐ１１バイアス回路を構成するトランジスタ
Ｎ２１，Ｎ２２入力トランジスタ対
Ｐ２１，Ｐ２２入力トランジスタ対
Ｐ４出力トランジスタ
Ｐ２４．Ｐ２５出力トランジスタ
Ｎ２４，Ｎ２５出力トランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a differential amplifier circuit or a differential input circuit formed in a semiconductor substrate, and suppresses the influence of variations in transistor characteristics due to process variations, and is also affected by fluctuations in the level of differential input signals. The present invention relates to no differential amplifier circuit or differential input circuit.
[0002]
[Prior art]
A differential amplifier circuit or a differential input circuit (hereinafter referred to as a differential amplifier circuit for the sake of simplicity) having a pair of MOS transistors in which a differential input is supplied to each gate and an output is generated at the drain is widely used. . Such a differential amplifier circuit connects a current source to the sources of a pair of MOS transistors to supply a constant current, compares the differential inputs supplied to the gates, and compares the conductivity of one of the pair of MOS transistors. And increase the conductivity of the other.
[0003]
When a signal with a small amplitude such as 100 mV is supplied as a differential input, or when a differential input signal with a large fluctuation in the center voltage of the amplitude is supplied, the current of the current source is made as constant as possible. Generally, the operation of the differential amplifier circuit is stabilized.
[0004]
FIG. 1 is a diagram illustrating an example of a conventional differential amplifier circuit. This differential amplifier circuit has a pair of N-channel input MOS transistors N1 and N2 whose gates are supplied with differential inputs IN and / IN and whose sources are commonly connected, and between their drains and a first power supply Vdd. Load circuits L1 and L2, and a current source I1 provided between the source and the second power supply Vss. In response to the differential inputs IN and / IN, an amplified output is generated at the drain terminal n1 of the transistor N2. This output n1 is further supplied to the input of a CMOS inverter comprising a P channel MOS transistor P3 and an N channel MOS transistor N3.
[0005]
FIG. 2 is a diagram illustrating another example of a conventional differential amplifier circuit. This differential amplifier circuit also has a pair of input MOS transistors N1, N2, load circuits L1, L2, and a current source I1. Further, in the differential amplifier circuit of FIG. 2, the drain terminal n1 of the transistor N2 is connected to the gate of the P-channel output MOS transistor P4, and the connection point n3 between the output MOS transistor P4 and the current source I2 is connected to the CMOS inverter. Supplied to the input. 1 is different from the differential amplifier circuit of FIG. 1 in that a signal n3 obtained by inverting and amplifying the signal at the drain terminal n1 is supplied to the CMOS inverter by the output MOS transistor P4.
[0006]
In the conventional differential amplifier circuit described above, when the voltage at the input IN is lower than the inverting input / IN, the transistor N2 becomes conductive and the voltage at the node n1 becomes L level. When it is higher than the inverting input / IN, the transistor N2 becomes non-conductive and the voltage at the node n1 becomes H level. In the differential amplifier circuit of FIG. 1, L level or H level is generated at the output n2 of the inverter according to the H level or L level of the node n1. In the differential amplifier circuit of FIG. 2, L level or H level is generated at the node n3 according to the H level or L level of the node n1, respectively, and further, H level or L level is generated at the output n2 of the inverter. Is done.
[0007]
[Problems to be solved by the invention]
FIG. 3 is a diagram for explaining the problem of the conventional example. FIG. 3A is a diagram showing the relationship between the outputs n1 and n3 of the differential amplifier circuit and the threshold value VthC of the CMOS inverter, and FIG. 3B is the voltage of the output n2 of the CMOS inverter corresponding thereto. It is a figure which shows a level.
[0008]
The outputs n1 and n3 of the differential amplifier circuit become H level and L level having a predetermined amplitude without full swinging between the power sources Vdd and Vss. On the other hand, the output n2 of the CMOS inverter becomes a high power Vdd level H level or a low power supply Vss level L level and full swings. On the other hand, when a differential amplifier circuit is formed as a part of an integrated circuit on a semiconductor substrate, variations in the characteristics of MOS transistors occur due to process variations. For example, when a characteristic variation that increases the driving capability of the N-channel MOS transistor occurs, the impedance of the conducting MOS transistor N2 decreases, so that the center voltage of the amplitude of the node n1 tends to decrease. That is, it changes from the solid line in FIG. On the other hand, when a characteristic variation that reduces the drive capability of the N-channel MOS transistor occurs, the impedance of the conducting MOS transistor N2 increases, and therefore the center voltage of the amplitude of the node n1 tends to increase. That is, it changes from the solid line in FIG. 3 to the broken line.
[0009]
The fluctuation in the center value of the amplitude of the output n1 caused by the above process variation is a case where a P channel MOS transistor is used for the load circuits L1 and L2, and the driving capability of the P channel MOS transistor is low. This is particularly noticeable when the N channel MOS transistor fluctuates in the direction opposite to that of the driving capability. Even when the P-channel output MOS transistor shown in FIG. 2 is provided, the central value of the amplitude of the output n3 fluctuates up and down due to process variations.
[0010]
When the outputs n1 and n3 of the differential amplifier circuit vary as shown in FIG. 3, either the P-channel transistor P3 or the N-channel transistor N3 of the subsequent CMOS inverter driven by the outputs n1 and n3 is completely A non-conduction state cannot be established, and a through current is generated in the CMOS inverter from the power supply Vdd to Vss. The generation of such a through current causes a problem that the output n2 of the CMOS inverter cannot be completely swung up to the power supply level as the power consumption increases.
[0011]
Further, the second problem will be described. As shown in FIG. 3, when the outputs n1 and n3 of the differential amplifier circuit are higher than the threshold voltage VthC of the CMOS inverter, the output becomes L level, and when the output is low, the output is low. Become H level. However, when the voltages of the outputs n1 and n3 of the differential amplifier circuit fluctuate up and down as shown in FIG. 3 due to the manufacturing process, the input H level or L level timing with respect to the threshold voltage of the CMOS inverter differs. As a result, the input rising propagation delay time and the input falling propagation delay time of the CMOS inverter are different from each other, resulting in a characteristic variation that cannot be ignored in high-speed operation. Since the threshold voltage VthC of the CMOS inverter is a value determined by the ratio of the current values of the P-channel transistor P3 and the N-channel transistor N3, the threshold voltage VthC also changes due to variations in transistor characteristics. However, the fluctuation range of the threshold voltage is smaller than the fluctuation of the output level of the differential amplifier circuit.
[0012]
A third problem is that when the center voltage of the amplitude of the differential input of the differential amplifier circuit varies, the differential operation of the input transistor of the differential amplifier circuit is hindered. For example, a differential input from an external circuit having a different power supply system may be very low when the power supply system of a semiconductor device provided with a differential amplifier circuit is used as a reference. For example, when the differential input has an amplitude of about 100 mV, and the center value of the amplitude of the differential input from the outside is reduced by, for example, about 1 V, the gates and sources of the N-channel input transistors N1 and N2 of the differential amplifier circuit The voltage between the transistors becomes lower than the threshold voltage of the transistors, and both the transistors N1 and N2 are turned off. As a result, the voltage comparison operation for the differential input becomes impossible. Since the input transistors N1 and N2 are generally configured as an enhancement type, the differential input signals supplied to their gates must have a center value level that is somewhat higher than the ground voltage Vss.
[0013]
Accordingly, an object of the present invention is to provide a differential amplifier circuit or a differential input circuit that can suppress fluctuations in output level even if transistor characteristics fluctuate due to a manufacturing process or the like.
[0014]
It is another object of the present invention to provide a differential amplifier circuit or a differential input circuit that can perform a differential amplification operation normally even when the center values of the amplitudes of the differential input signals are different.
[0015]
[Means for Solving the Problems]
In order to achieve the above object, a first invention is a differential amplifier circuit having a pair of input MOS transistors in which an input is supplied to a gate, a load circuit is connected to a drain, and a current source is connected to a source. In the present invention, the current value of the current source is varied in conjunction with the characteristic variation of the input MOS transistor to suppress variation in the output level generated at the drain terminal of the input MOS transistor. That is, unlike the conventional differential amplifier circuit, the current value of the current source is not made constant, but is varied in conjunction with transistor characteristics resulting from the manufacturing process.
[0016]
More specifically, the case where the input MOS transistor is an N channel will be described. When the current driving capability of the N channel transistor varies depending on the manufacturing process, the current value is suppressed and the current driving capability of the N channel transistor is reduced. Is provided such that a current source circuit for increasing the current value is provided. The output level of the drain terminal is determined by the ratio of the impedance of the load circuit and the impedance of the input transistor. Accordingly, when the current drive capability of the N-channel transistor is increased and the impedance is lowered, the current value of the current source is decreased to suppress the decrease in the output level. Conversely, when the current drive capability of the N-channel transistor is lowered and its impedance is increased, the current value of the current source is increased to suppress an increase in output level.
[0017]
In order to achieve the above object, according to a first aspect of the present invention, there is provided a differential amplifier circuit that is formed in the same semiconductor substrate and generates an output that is amplified by comparing inputs.
A pair of first-conductivity-type input MOS transistors each having a gate supplied with first and second inputs, each drain connected to a first power supply via a load circuit, and sources commonly connected;
A current source provided between the source and a second power source and supplying a current to the source;
In the first state where the driving capability of the first conductivity type MOS transistor fluctuates in a higher direction with respect to the second conductivity type MOS transistor opposite to the first conductivity type, the current source is The second current larger than the first current is supplied in the case of the second state in which the current of the second current fluctuates in a lower direction.
[0018]
Furthermore, in order to achieve the above object, the second invention provides a pair of conductivity type opposite to that supplied with the differential input signal in addition to the pair of input transistors supplied with the differential input signal. The input transistor is provided. Then, the output terminal of the output transistor that is supplied with the drain of the input transistor and generates an inverted output thereof is connected to the drains of the pair of input transistors of the opposite conductivity type. According to the differential amplifier circuit having such a configuration, even if the center value of the amplitude of the differential input signal is at various levels, any one of the input transistor pairs performs the differential amplification operation. It can correspond to an input signal.
[0019]
To achieve the above object, a second invention is a differential amplifier circuit that is formed in the same semiconductor substrate and generates an amplified output by comparing differential inputs.
A first and second inputs are respectively supplied to the gates, a drain is connected to the first power supply via a load circuit, a source is commonly connected, and a pair of first conductives are connected to the first current source. Type input MOS transistor;
A pair of second-conductivity-type output MOS transistors, each of which receives a drain signal of the pair of first-conductivity-type input MOS transistors at the gate and generates a differential output at the drain;
The second and first inputs are respectively supplied to the gate, the drain is connected to the drain of each of the pair of output MOS transistors, and the source is connected to the first power supply via the second current source And a pair of second conductivity type input MOS transistors.
[0020]
Further, by combining the differential amplifier circuit of the second invention and the differential amplifier circuit of the first invention, a differential input signal is received by the differential amplifier circuit of the second invention, and the differential signal is received. By receiving the output signal with the differential amplifier circuit of the first invention and generating the amplified output, a wide range of differential input signals can be received, and the influence of the manufacturing process is reduced to a constant level. Output can be generated.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. However, such an embodiment does not limit the technical scope of the present invention.
[0022]
[First Embodiment]
FIG. 4 is a diagram illustrating the differential amplifier circuit according to the first embodiment. The differential amplifier circuit of FIG. 4 has an N-channel input transistor N1 whose gate is supplied with a first input IN, and an N-channel input transistor N2 which is supplied with a second input / IN. The sources of these transistors N1 and N2 are connected in common, and the current source circuit I1 is connected. Load circuits L1 and L2 are connected between the drains of these transistors N1 and N2 and the power supply Vdd, respectively. In this example, the output of the drain terminal n1 of the transistor N2 is supplied to the subsequent CMOS inverter.
[0023]
In the differential amplifier circuit of FIG. 4, when the current drive capability of the N-channel MOS transistor fluctuates in a higher direction than the current drive capability of the P-channel MOS transistor due to manufacturing variations, the current amount of the current source I1 is Less. Conversely, when the current drive capability of the N-channel MOS transistor varies in a direction lower than the current drive capability of the P-channel MOS transistor, the current amount of the current source I1 increases.
[0024]
The circuit of the current source I1 includes an N-channel transistor N10 that supplies current to the common source terminals of the transistors N1 and N2, and a P-channel transistor P11 and an N-channel transistor N11 that are connected in series between the power sources Vdd and Vss. Have. Transistors P11 and N11 have their gates and drains connected together, and the connected drains are connected to the gate of transistor N10.
[0025]
If the first state where the current drive capability of the N-channel MOS transistor fluctuates in a higher direction with respect to the current drive capability of the P-channel MOS transistor due to manufacturing variations or the like is assumed, the impedance of the P-channel transistor P11 is The impedance of the N channel transistor N11 varies in the direction of decreasing. As a result, the voltage at the drain terminal n10 of those transistors is lowered, and the current of the N-channel transistor N10 is suppressed. As a result, the impedance of the transistor N10 is increased and offset with the decreased impedance variation of the transistor N2, and the level variation of the drain terminal n1 is suppressed.
[0026]
On the other hand, if the second state where the current drive capability of the N-channel MOS transistor fluctuates in a lower direction than the current drive capability of the P-channel MOS transistor due to manufacturing variation or the like, N The impedance of the channel transistor N11 varies in the direction of increasing. As a result, the voltage at the drain terminal n10 of those transistors increases, and the current of the N-channel transistor N10 increases. As a result, the impedance of the transistor N10 is lowered, offset with the increased fluctuation of the impedance of the transistor N2, and the fluctuation of the level of the drain terminal n1 is suppressed.
[0027]
It should be noted that even if an output circuit composed of a P-channel transistor as shown in FIG. 2 is inserted between the node n1 of the differential amplifier circuit of FIG. However, in that case, the output signal is inverted.
[0028]
FIG. 5 is a diagram illustrating the differential amplifier circuit according to the first embodiment. FIG. 5 shows an example of three types of load circuits, and FIG. 5A shows an example in which an output circuit of a P-channel transistor P4 is provided. Parts corresponding to those of the differential amplifier circuit of FIG.
[0029]
In the example of FIG. 5A, the load circuit is composed of resistors R1 and R2. The drain terminal n1 of the transistor N2 is supplied to the gate of the P-channel transistor P4 of the output circuit, and the connection point n3 between the transistor P4 and the current source I2 is supplied to the subsequent CMOS inverter. Also in this case, since the fluctuation of the drain terminal n1 is suppressed by the current source circuit including the transistors N10, P11, and N11, the fluctuation of the output n3 that is inverted and amplified in accordance with the potential is also suppressed.
[0030]
In the example of FIG. 5B, the load circuit is composed of P-channel transistors P12 and P13 whose gates are supplied with a constant voltage V1. In this example, when the current driving capability of the N-channel transistor is in the first state in which the current driving capability of the N-channel transistor fluctuates in a higher direction than the current driving capability of the P-channel transistor, the voltage level of the drain terminal n1 is the load transistor P13, Since it is determined by the ratio of the impedances of the input transistor N2 and the current source transistor N10, the variation becomes apparent. However, in the circuit of FIG. 5B, since the gate voltage of the transistor N10 is lowered, the impedance of the current source transistor N10 is increased, which is offset by the fluctuation of the impedance of the transistors P13 and N2, and the fluctuation of the voltage level of the drain terminal n1. Is suppressed. The same applies to the second state described above.
[0031]
In the example of FIG. 5C, the load circuit is composed of P-channel transistors P14 and P15. The gates of the transistors P14 and P15 are connected to the drain of the transistor P14. Therefore, a small amplitude signal of the transistor N1 generated according to the difference between the input signals IN and / IN is amplified by the transistor P15, and a relatively large amplitude signal is output to the drain terminal n1. Even in this example, the voltage level of the output n1 varies according to manufacturing variations and the like, but the variation of the voltage level of the output n1 is suppressed by the operation of the current source circuit described above.
[0032]
As described above, in the differential amplifier circuit according to the first embodiment, even if the transistor characteristics fluctuate due to manufacturing variations or the like, the center value of the output amplitude is prevented from fluctuating, and the solid line in FIG. The level is maintained. Accordingly, one of the transistors constituting the subsequent CMOS inverter is surely turned off, and no through current flows. In addition, since the outputs n1 and n3 always change up and down around the threshold voltage VthC of the CMOS inverter in the subsequent stage, there is no difference between the rising propagation delay time and the falling propagation delay time, and malfunction occurs even in high-speed operation. Does not cause.
[0033]
FIG. 6 is a diagram illustrating another example of the differential amplifier circuit according to the first embodiment. This circuit is the same as that of FIG. 4 except that the conductivity type of the transistor is inverted. Accordingly, the corresponding reference numbers are assigned to corresponding parts. In the example of FIG. 6, a pair of input transistors whose inputs IN and / IN are supplied to the gates are configured by P-channel transistors P1 and P2. The common source of the transistors P1 and P2 is connected to a P-channel transistor P10 that is a current source. A drain terminal of a bias circuit composed of a P-channel transistor P11 and an N-channel transistor N11 is connected to the gate of the transistor P10.
[0034]
In the example of FIG. 6, N-channel transistors N12 and N13 are used as the load circuits L1 and L2. A constant voltage V1 is supplied to the gates of these transistors N12 and N13. However, another load circuit as shown in FIG. 5 can be connected.
[0035]
In the differential amplifier circuit of FIG. 6, if the current drive capability of the P-channel transistor fluctuates in a direction that increases with respect to the N-channel transistor due to manufacturing variations or the like, the impedance of the transistor P2 decreases, and the voltage at the drain terminal n1 Level increases. At that time, since the impedance of the transistor P11 of the bias circuit also decreases, the level of its drain terminal increases, and the current value of the current source transistor P10 is suppressed. As a result, the impedance of the current source transistor P10 increases, canceling the decrease in the impedance of the input transistor P2, and suppressing the fluctuation in the level of the output n1. Similarly, when the manufacturing variation is reversed, the fluctuation in the level of the output n1 is suppressed in the same manner.
[0036]
In the example of FIG. 6 as well, even in the configuration in which an output circuit comprising an N channel transistor and a current source and inverting and amplifying the signal at the drain terminal n1 is provided between the drain terminal n1 and the CMOS impedance at the subsequent stage, the output level fluctuates similarly. Is prevented.
[0037]
[Second Embodiment]
FIG. 7 is a diagram illustrating the differential amplifier circuit according to the second embodiment. The second embodiment corresponds to the second invention. In other words, this differential amplifier circuit normally performs differential amplification operation even when the differential inputs IN and / IN have a relatively small amplitude and vary in the range between the power supplies Vdd and Vss. It can be carried out.
[0038]
As shown in FIG. 7, first, a pair of N-channel input transistors N21 and N22 having differential inputs IN and / IN are supplied to the respective gates. A first current source I21 is provided between the common source terminal of the transistors N21 and N22 and the power supply Vss. Unlike the first embodiment, the current source I21 supplies a constant current. Predetermined load circuits L1 and L2 are provided between the drains of the input transistors N21 and N22 and the power supply Vdd. As the load circuits L1 and L2, for example, a load circuit as shown in FIG. 5 is used. The drain terminals n21 and n22 of the input transistors N21 and N22 are connected to the gates of the P-channel output transistors P25 and P24, respectively. Current sources I25 and I24 are connected to the output transistors P25 and P24, respectively, and differential outputs OUT and / OUT are output to their connection points.
[0039]
The configuration so far is equivalent to the circuit of the conventional example shown in FIG. The second embodiment further includes a pair of P-channel input transistors P21 and P22 whose differential inputs IN and / IN are supplied to the gates, respectively. The common source of the input transistors P21 and P22 is connected to the power supply Vdd via the current source I22. The drains of the input transistors P21 and P22 are connected to the differential output terminals / OUT and OUT, respectively. That is, the configuration is different from the conventional differential amplifier circuit of FIG. 2 in that a pair of P-channel input transistors P21 and P22 are added.
[0040]
Here, FIG. 10 is referred to in order to explain the operation of the differential amplifier circuit. FIG. 10 is a diagram for explaining the second and third embodiments. FIG. 10A shows an example of a differential input signal with a small amplitude. As shown here, when a differential input signal is supplied from a power supply system different from that of the semiconductor device having the differential amplifier circuit of FIG. 7, within the range of the power supplies Vss and Vdd of the differential amplifier circuit, As shown in FIG. 10A, there are a differential input signal IN1, / IN1 indicated by a solid line and a differential input signal IN2, / IN2 indicated by a broken line having a different voltage level. May occur or fluctuate. If the amplitude of the differential input signal is, for example, about 100 mV and the voltage between the power supplies Vdd and Vss is very small compared to 5 V or 3 V, the power supply may differ by about 1 V between different power supply systems. is there.
[0041]
As shown in FIG. 10A, regardless of whether the differential input signal is a solid line or a broken line, the differential amplifier circuit shown in FIG. That is, when the differential input signal is at a relatively high level as indicated by the solid lines IN1 and / IN1, the N-channel input transistors N21 and N22 of the differential amplifier circuit are turned on to perform an appropriate differential amplification operation. Do. This is because when the differential input signal is at a relatively high level, a voltage higher than the threshold voltage of the transistors is applied between the gates and sources of the input transistors N21 and N22. On the other hand, when the differential input signal is at a relatively low level as indicated by the broken lines IN2 and / IN2, the P-channel input transistors P21 and P22 of the differential amplifier circuit are turned on to perform an appropriate differential amplification operation. Do. This is because when the differential input signal is at a relatively low level, a voltage higher than the threshold voltage of the transistors is applied between the gates and sources of the input transistors P21 and P22.
[0042]
As described above, even if the center value of the amplitude of the differential input signal is relatively high or relatively low, any one of the input transistor pairs N21, N22 or P21, P22 operates normally. The differential input signal can also be received.
[0043]
The current sources I21, I22, I24, and I25 in the differential amplifier circuit of FIG. 7 are circuits that supply a constant current as much as possible. An example of such a current source circuit will be described later.
[0044]
FIG. 8 is a diagram illustrating another example of the second embodiment. This embodiment is an example in which the conductivity type of the transistor in the differential amplifier circuit of FIG. 7 is inverted. Therefore, the corresponding reference numbers are given to the corresponding parts.
[0045]
In the example of FIG. 8, the drains n31 and n32 of a pair of P-channel input transistors P31 and P32 to which the differential inputs IN and / IN are respectively supplied to the gates are connected to the gates of the N-channel output transistors N25 and N24. . Then, differential outputs OUT and / OUT are output to the connection points between the output transistors N25 and N24 and their current sources I25 and I24. In addition to the P-channel input transistor pair P31, P32, an N-channel input transistor pair N31, N32 is provided. The drains of the input transistor pair N31 and N32 are connected to the differential output terminals / OUT and OUT, respectively. Current sources I31 and I32 are provided between the source of each input transistor pair and the power supply.
[0046]
Also in this example, when the differential input signals IN and / IN are amplified at a relatively high level between the power supplies, the N-channel input transistor pair N31 and N32 performs a differential amplification operation. On the other hand, when the differential input signals IN and / IN are amplified at a relatively low level between the power supplies, the P-channel input transistor pair P31 and P32 perform a differential amplification operation. Accordingly, it is possible to receive a differential input having a small amplitude in a wide range.
[0047]
[Third embodiment]
FIG. 9 is a diagram illustrating the differential input circuit according to the third embodiment. This differential input circuit is configured to provide a difference between the first differential amplifier circuit 100 that directly receives the differential input signals IN and / IN from the outside and the differential outputs OUT1 and / OUT1 of the first differential amplifier circuit 100. And a second differential amplifier circuit 200 that receives as a dynamic input. Then, the output OUT2 of the second differential amplifier circuit 200 is supplied to a CMOS inverter composed of the subsequent transistors P3 and N3. As a result, a signal n2 that is fully swung to the power sources Vdd and Vss is generated.
[0048]
The first differential amplifier circuit 100 is the differential amplifier circuit according to the second embodiment shown in FIG. The second differential amplifier circuit 200 is the differential amplifier circuit according to the first n embodiment shown in FIG. The second differential amplifier circuit 200 may be the circuit shown in FIG.
[0049]
The first differential amplifier circuit 100 employs a circuit including N-channel transistors N26 and N27 and an external resistor R27 as the current source I21. The gates of the transistors N26 and N27 are connected to the drain of the transistor N27 to form a current mirror circuit. Since the resistor R27 is an external resistor that is not affected by the manufacturing variation of the semiconductor device, the current flowing through the transistors N27 and N28 of this current mirror circuit becomes a constant value that is not affected by the manufacturing variation. Similarly, the current source I22 employs a circuit including P-channel transistors P26 and P27 and an external resistor R28. Also in this case, a constant current that is not affected by manufacturing variations is supplied to the P-channel input transistors P21 and P22.
[0050]
As shown in FIG. 10A, even if the center value of the amplitude of the differential input IN, / IN with a minute amplitude varies or differs between the power supplies, the first differential amplifier circuit 100 has two sets. One of the input transistor pairs N21, N22 or P21, P22 operates to realize a normal differential amplification function. However, the current sources I21 and I22 of the first differential amplifier circuit 100 supply a constant current that does not fluctuate according to manufacturing variations. Therefore, since the impedance of the input transistor varies due to manufacturing variations, the center value of the amplitude of the generated differential outputs OUT1, / OUT1 varies somewhat as shown in FIG. 10B. However, the level does not become so low that the input transistors N1 and N2 of the second differential amplifier circuit 200 in the next stage become non-conductive. Therefore, the second differential amplifier circuit 200 can normally perform a differential amplification operation on the differential output signals OUT1 and / OUT1.
[0051]
Further, as described in the first embodiment, the current value of the current source circuit of the second differential amplifier circuit 200 changes depending on the manufacturing variation. As a result, the center value of the amplitude of the output OUT2 of the second differential amplifier circuit 200 is maintained at a substantially constant level that is not affected by manufacturing variations. As a result, the relationship between the threshold voltage of the CMOS inverter at the subsequent stage and the output OUT2 is constant, and no through current flows through the CMOS inverter, and the propagation delay time does not differ between the rising and falling of the input.
[0052]
As described above, when receiving a differential input signal having a small amplitude from the outside, as shown in FIG. 9, the differential amplifier circuit of the second embodiment and the differential of the first embodiment are used. It is preferable to combine with an amplifier circuit. Of course, the differential amplifier circuits shown in FIGS. 6 and 8 can be combined. Further, in order to receive a differential input signal having a small amplitude from the outside, the differential amplifier circuit of the second embodiment is simply combined with the normal differential amplifier circuit shown in FIGS. Is also possible.
[0053]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a differential amplifier circuit capable of generating an output signal at a certain level without being affected by manufacturing variations. In addition, according to the present invention, it is possible to provide a differential amplifier circuit that receives a differential input signal with a small amplitude and a large fluctuation in the center voltage of the amplitude and normally performs a differential amplification operation.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an example of a conventional differential amplifier circuit.
FIG. 2 is a diagram illustrating another example of a conventional differential amplifier circuit.
FIG. 3 is a diagram illustrating a problem of a conventional example.
FIG. 4 is a diagram illustrating a differential amplifier circuit according to a first embodiment;
FIG. 5 is a diagram illustrating a differential amplifier circuit according to a first embodiment;
FIG. 6 is a diagram illustrating another example of the differential amplifier circuit according to the first embodiment.
FIG. 7 is a diagram illustrating a differential amplifier circuit according to a second embodiment.
FIG. 8 is a diagram illustrating another example of the differential amplifier circuit according to the second embodiment.
FIG. 9 is a diagram illustrating a differential amplifier circuit according to a third embodiment;
FIG. 10 is a diagram for explaining second and third embodiments.
[Explanation of symbols]
N1, N2 input transistor pair
L1, L2 load circuit
I1 Current source
N10 current source transistor
N11, P11 Bias circuit constituting transistors
N21, N22 Input transistor pair
P21, P22 Input transistor pair
P4 output transistor
P24. P25 Output transistor
N24, N25 Output transistor

Claims

In a differential amplifier circuit that is formed in the same semiconductor substrate and generates an amplified output by comparing differential inputs,
A first and second inputs are respectively supplied to the gates, a drain is connected to the first power supply via a load circuit, a source is commonly connected, and a pair of first conductives are connected to the first current source. Type input MOS transistor;
A pair of second-conductivity-type output MOS transistors, each of which receives a drain signal of the pair of first-conductivity-type input MOS transistors at the gate and generates a differential output at the drain;
The second and first inputs are respectively supplied to the gate, the drain is connected to the drain of each of the pair of output MOS transistors, and the source is connected to the first power supply via the second current source A differential amplifier circuit comprising a pair of second conductivity type input MOS transistors.

In a differential amplifier circuit that is formed in the same semiconductor substrate and generates an amplified output by comparing differential inputs,
A first differential amplifier circuit that is supplied with the differential input and generates a first differential output;
A second differential amplifier circuit that is supplied with the first differential output and generates a second output;
The first differential amplifier circuit includes:
The differential input is supplied to the gate, the drain is connected to the first power source via the load circuit, the source is connected in common and the first current source is connected to the first current source. A one-input MOS transistor;
A pair of second-conductivity-type output MOS transistors, each of which receives a drain signal of the pair of first-conductivity-type input MOS transistors at the gate and generates the first differential output at the drain;
The differential input is supplied to the gate, the drain is connected to the drain of the pair of output MOS transistors, and the source is connected to the first power supply via the second current source. A second input MOS transistor of conductivity type;
The second differential amplifier circuit includes:
A pair of first conductivity type third input MOS transistors each having a first differential output supplied to a gate, a drain connected to a first power supply via a load circuit, and a source connected in common; ,
A third current source provided between the source and a second power source and supplying a current to the source;
The third current source supplies a first current in a first state in which the driving capability of the first conductivity type MOS transistor varies in a higher direction than the second conductivity type MOS transistor, In the second state that varies in a lower direction, a second current larger than the first current is supplied in the differential amplifier circuit.

In a differential amplifier circuit that is formed in the same semiconductor substrate and generates an amplified output by comparing differential inputs,
A first differential amplifier circuit that is supplied with the differential input and generates a first differential output;
A second differential amplifier circuit that is supplied with the first differential output and generates a second output;
The first differential amplifier circuit includes:
The differential input is supplied to the gate, the drain is connected to the first power source via the load circuit, the source is connected in common and the first current source is connected to the first current source. A one-input MOS transistor;
A pair of second-conductivity-type output MOS transistors, each of which receives a drain signal of the pair of first-conductivity-type input MOS transistors at the gate and generates the first differential output at the drain;
The differential input is supplied to the gate, the drain is connected to the drain of the pair of output MOS transistors, and the source is connected to the first power supply via the second current source. A second input MOS transistor of conductivity type;
The second differential amplifier circuit amplifier circuit includes:
A pair of first conductivity type input MOS transistors each having a first differential output supplied to a gate, a drain connected to a first power supply via a load circuit, and a source connected in common;
A first conductivity type current source MOS transistor provided between the source and the second power source, and a second conductivity type provided between the first and second power sources and connected to the gate and drain. A bias MOS transistor and a first conductivity type bias MOS transistor, the drain of the bias MOS transistor having a third current source connected to the gate of the current source MOS transistor. Differential amplifier circuit.