KR101179187B1 - Power on reset circuit and memory device having the same - Google Patents

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Abstract

본 발명은 전원전압과 제 1 노드 간에 제공되며, 상기 전원전압의 공급에 따라 턴온되는 스위칭 소자; 상기 제 1 노드와 접지노드 간에 제공되는 저항소자; 상기 제 1 노드의 전위에 따라 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 발생부; 및 상기 전원전압보다 상기 제 1 노드의 전위가 더 빠르게 상승되는 것을 방지하기 위하여 상기 제1 노드의 전위를 일정시간 동안 디스차지하는 디스차지부를 포함하는 파워 온 리셋 회로 및 이를 구비한 반도체 장치를 제공한다.The present invention provides a switching device provided between a power supply voltage and a first node, the switching device being turned on in response to the supply of the power supply voltage; A resistor provided between the first node and a ground node; A power on reset signal generator configured to generate a power on reset signal according to the potential of the first node; And a discharge unit for discharging the potential of the first node for a predetermined time to prevent the potential of the first node from rising faster than the power supply voltage, and a semiconductor device having the same. .

파워 온 리셋 신호, 전원전압 Power-On Reset Signal, Power Supply Voltage

Description

파워 온 리셋 회로 및 이를 구비한 반도체 장치{Power on reset circuit and memory device having the same}Power on reset circuit and semiconductor device having same {Power on reset circuit and memory device having the same}

본 발명은 파워 온 리셋 신호를 생성하는 파워 온 리셋 회로 및 이를 구비한 반도체 장치에 관한 것이다.The present invention relates to a power-on reset circuit for generating a power-on reset signal and a semiconductor device having the same.

반도체 장치는 파워 온 리셋 신호(Power On Reset; POR)를 생성하는 파워 온 리셋 회로를 내장한다. 전원의 기동시에 파워 온 리셋 신호를 생성하고, 내부 회로를 초기화함에 의해 반도체 장치의 오동작이 방지된다. The semiconductor device includes a power on reset circuit that generates a power on reset signal (POR). The malfunction of the semiconductor device is prevented by generating a power-on reset signal at the start of the power supply and initializing the internal circuit.

파워 온 리셋 회로는 현저한 초기 전압 변화로부터 반도체 장치에 예상치 못한 오동작을 보호하기 위한 것이다.The power-on reset circuit is to protect the semiconductor device from unexpected malfunctions from significant initial voltage changes.

도 1은 파워 온 리셋 회로를 나타낸다.1 shows a power on reset circuit.

도 1을 참조하면, 파워 온 리셋 회로(100)는 기준전압 발생부(110)와, 전압 감지부(120) 및 출력부(130)를 포함한다.Referring to FIG. 1, the power on reset circuit 100 includes a reference voltage generator 110, a voltage detector 120, and an output unit 130.

기준전압 발생부(110)는 제 1 PMOS 트랜지스터(P1)와 제 1 저항(R1)을 포함하고, 전압 감지부(120)는 제 2 PMOS 트랜지스터(P2)와 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함한다. 그리고 출력부(130)는 제 1 내지 제 4 인버터(IN1 내지 IN4)를 포함한다.The reference voltage generator 110 includes a first PMOS transistor P1 and a first resistor R1, and the voltage detector 120 includes a second PMOS transistor P2 and first and second NMOS transistors N1. , N2). The output unit 130 includes first to fourth inverters IN1 to IN4.

기준전압 출력부(110)에서는 제 1 PMOS 트랜지스터(P1)의 게이트가 접지노드에 연결되어 있으므로 전원전압(VDD)이 제 1 PMOS 트랜지스터(P1) 및 제 1 저항(R1)을 통해서 접지쪽으로 전류(Iref)가 증가하게 되므로 점진적으로 노드(K2)의 기준전압(Vref)도 서서히 상승된다.In the reference voltage output unit 110, since the gate of the first PMOS transistor P1 is connected to the ground node, the power supply voltage VDD is connected to the ground through the first PMOS transistor P1 and the first resistor R1. Since Iref increases, the reference voltage Vref of the node K2 gradually increases.

전압 감지부(120)의 초기 동작시에는 노드(K2)의 기준전압(Vref)이 충분히 높지 않기 때문에 제 2 PMOS 트랜지스터(P2)가 턴온된다. 제 2 PMOS 트랜지스터(P2)가 턴온 된 상태에서는 전원전압(VDD)이 노드(K3)에 인가되기 때문에 노드(K3)의 전압(Vref_inverse)은 하이 레벨이 되고, 출력부(130)는 하이 레벨의 파워 온 리셋 신호(VPOR)를 출력한다.In the initial operation of the voltage detector 120, the second PMOS transistor P2 is turned on because the reference voltage Vref of the node K2 is not sufficiently high. Since the power supply voltage VDD is applied to the node K3 when the second PMOS transistor P2 is turned on, the voltage Vref_inverse of the node K3 becomes a high level, and the output unit 130 has a high level. Output a power-on reset signal (VPOR).

그리고 노드(K2)의 기준전압(Vref)이 서서히 높아지면, 제 2 PMOS 트랜지스터(P2)가 턴 오프 되고, 제 1 NMOS 트랜지스터(N1)가 턴온되는 시점이 발생한다.When the reference voltage Vref of the node K2 gradually increases, the second PMOS transistor P2 is turned off and a time point at which the first NMOS transistor N1 is turned on occurs.

제 1 NMOS　트랜지스터(N1)가 턴온되면, 노드(K3)는 접지노드에 연결된다. 제 2 NMOS 트랜지스터(N2)는 다이오드 형태로 연결되어 노드(K3)의 전압(Vref_inverse)이 너무 낮은 전압 레벨을 갖지 않게 한다.When the first NMOS transistor N1 is turned on, the node K3 is connected to the ground node. The second NMOS transistor N2 is connected in the form of a diode so that the voltage Vref_inverse of the node K3 does not have a voltage level that is too low.

한편, 노드(K3)가 접지노드에 연결되면 출력부(130)는 낮은 전압 레벨의 파워 온 리셋 신호(VPOR)를 출력한다. Meanwhile, when the node K3 is connected to the ground node, the output unit 130 outputs a power on reset signal VPOR having a low voltage level.

파워 온 리셋 회로(100)가 출력하는 파워 온 리셋 신호(VPOR)는 초기 동작시에 하이 레벨로 유지되다가 어느 정도 전원전압(VDD)이 인가되었을 때 로우 레벨로 떨어진다. 그리고 상기의 파워 온 리셋 회로(100)가 적용된 반도체 장치(미도시)는 파워 온 리셋 신호(VPOR)가 하이 레벨에서 로우 레벨로 변경되는 시점에서 초기화 동작을 시작한다.The power-on reset signal VPOR output by the power-on reset circuit 100 is maintained at a high level during an initial operation and then falls to a low level when a power supply voltage VDD is applied to some extent. The semiconductor device (not shown) to which the power on reset circuit 100 is applied starts an initialization operation when the power on reset signal VPOR is changed from a high level to a low level.

반도체 장치는 파워 온 리셋 신호(VPOR)가 로우 레벨로 변경된 이후에 동작하기 때문에 안정된 전원전압(VDD)을 이용해서 초기화를 할 수 있다.Since the semiconductor device operates after the power-on reset signal VPOR is changed to the low level, the semiconductor device may be initialized using the stable power supply voltage VDD.

파워 온 리셋 회로(100)가 출력하는 파워 온 리셋 신호(VPOR)에 의해 동작하는 반도체 장치는 입력되는 전원전압(VDD)의 전압레벨이 상승되는 램핑 업(Ramping up) 시간에 따라 오동작이 발생될 수 있다.The semiconductor device operating by the power-on reset signal VPOR output by the power-on reset circuit 100 may cause a malfunction in response to a ramping-up time at which the voltage level of the input power supply voltage VDD is increased. Can be.

도 2a 및 도 2b는 파워 램핑 업 시간이 다른 경우의 파워 온 리셋 신호의 출력을 나타낸다.2A and 2B show the output of the power on reset signal when the power ramping up time is different.

도2a는 파워 램핑 업 시간이 빠른 경우이고, 도 2b는 파워 램핑 업 시간이 느린 경우를 나타낸 것이다. 도 2a의 파워 램핑 업 시간은 100nsec이고, 도 2b의 파워 램핑 업 시간은 1usec이다.2A illustrates a case where the power ramping up time is fast, and FIG. 2B illustrates a case where the power ramping up time is slow. The power ramping up time of FIG. 2A is 100 nsec, and the power ramping up time of FIG. 2B is 1usec.

도 2a를 참조하면, 전원전압(VDD)이 안정화되는 2V 까지 상승되는 시간이 짧은 경우, 전원전압(VDD)이 2V로 안정화된 이후에 파워 온 리셋 신호(VPOR)가 로우 레벨로 떨어진다.Referring to FIG. 2A, when the time for which the power supply voltage VDD is raised to 2V is short, the power-on reset signal VPOR drops to a low level after the power supply voltage VDD is stabilized to 2V.

그러나 도 2b를 참조하면, 전원전압(VDD)이 안정화되기 전에 파워 온 리셋 신호(VPOR)가 로우 레벨로 떨어지는 것을 확인할 수 있다. 이러한 현상은 제 2 PMOS 트랜지스터(P2)와 제 1 NMOS 트랜지스터(N1)의 게이트 캐패시턴스(Capacitance)에 관계가 있다. 캐패시터의 임피던스는 낮은 주파수에서는 큰 반면에 높은 주파수에서는 작아진다. 그러므로 저주파 영역에서는 캐패시터를 통해 전류가 거의 흐르지 않는다. 그러나 고주파 영역에서 캐패시터는 거의 단락(short) 상태가 된다.However, referring to FIG. 2B, it can be seen that the power-on reset signal VPOR falls to the low level before the power supply voltage VDD is stabilized. This phenomenon is related to the gate capacitance of the second PMOS transistor P2 and the first NMOS transistor N1. The capacitor's impedance is large at low frequencies while small at high frequencies. Therefore, in the low frequency region, little current flows through the capacitor. However, in the high frequency region, the capacitor is almost short.

또한 전원 공급이 빠른 경우 제 1 PMOS 트랜지스터(P1)가 통과한 전류(Iref)가 제 1 저항(R1)보다 저항이 낮은 게이트의 캐패시턴스 쪽으로 먼저 흐르게 된다. 그리고 전류(Iref)는 게이트의 캐패시턴스를 모두 채우고 난 뒤 제 1 저항(R1)으로 흐르므로 노드(K2)의 전압증가 속도가 느려진 것이다. In addition, when the power supply is fast, the current Iref passed by the first PMOS transistor P1 flows first toward the capacitance of the gate having a lower resistance than the first resistor R1. In addition, since the current Iref flows to the first resistor R1 after filling the capacitance of the gate, the voltage increase rate of the node K2 is slowed down.

그러나 반대로 느린 전원전압 공급시에는 처음부터 전류(Iref)가 제 1 저항(R1) 쪽으로 흐르게 되어 노드(K2)의 기준전압(Vref)이 빨리 높아지게 되어 제 1 NMOS 트랜지스터(N1)가 너무 빨리 턴온된다.On the contrary, when the slow power supply voltage is supplied, the current Iref flows toward the first resistor R1 from the beginning, so that the reference voltage Vref of the node K2 is increased quickly, and the first NMOS transistor N1 is turned on too quickly. .

전원전압(VDD)이 안정화되기 전에 파워 온 리셋 신호(VPOR)가 로우 레벨로 변경되면, 반도체 장치는 초기화 동작을 수행할 때 안정적인 전원전압(VDD)을 공급받지 못하여 오동작이 발생될 수 있다.If the power-on reset signal VPOR is changed to a low level before the power supply voltage VDD is stabilized, the semiconductor device may not receive the stable power supply voltage VDD when the initialization operation is performed, and thus a malfunction may occur.

따라서 본 발명이 이루고자 하는 기술적 과제는 전원전압이 안정화되는 시간에 관계없이 전원전압이 안정화된 이후에 파워 온 리셋 신호가 출력되도록 함으로써 파워 온 리셋 신호에 의해 초기화 동작을 수행하는 반도체 장치가 정상적으로 초기화를 수행할 수 있게 하는 파워 온 리셋 회로 및 이를 구비한 반도체 장치를 제공하는데 있다.Therefore, the technical problem to be achieved by the present invention is that the semiconductor device performing the initialization operation by the power-on reset signal is normally initialized by outputting the power-on reset signal after the power supply voltage is stabilized regardless of the time when the power supply voltage is stabilized. The present invention provides a power-on reset circuit and a semiconductor device having the same.

본 발명의 특징에 따른 파워 온 리셋 회로는, 전원전압의 입력단과 제 1 노드 간에 제공되며, 상기 전원전압의 공급에 따라 턴온되는 스위칭 소자; 상기 제 1 노드와 접지노드 간에 제공되는 저항소자; 상기 제 1 노드의 전위에 따라 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 발생부; 상기 전원전압의 입력단과 제 2 노드 사이에 연결되며, 상기 파워 온 리셋 신호의 반전신호에 응답하여 상기 제 2 노드에 디스차지 제어신호를 출력하는 제 2 스위칭 소자; 상기 전원전압의 입력단과 제 3 노드 사이에 연결되고, 상기 파워 온 리셋 신호에 응답하여 동작하는 제 3 스위칭 소자; 상기 제 2 및 제 3 노드 사이에 연결되며, 상기 제3 스위칭 소자가 턴온되기 이전까지 상기 제 2 노드에 인가된 상기 디스차지 제어신호를 일정하게 유지시키기 위한 래치회로; 및 상기 전원전압보다 상기 제 1 노드의 전위가 더 빠르게 상승되는 것을 방지하기 위해 상기 디스차지 제어신호에 응답하여 상기 제1 노드의 전위를 일정시간 동안 디스차지하는 전압 디스차지부를 포함한다. According to an aspect of the present invention, a power-on reset circuit includes: a switching element provided between an input terminal of a power supply voltage and a first node and turned on in response to the supply of the power supply voltage; A resistor provided between the first node and a ground node; A power on reset signal generator configured to generate a power on reset signal according to the potential of the first node; A second switching element connected between an input terminal of the power supply voltage and a second node and outputting a discharge control signal to the second node in response to an inversion signal of the power on reset signal; A third switching element connected between an input terminal of the power supply voltage and a third node and operating in response to the power on reset signal; A latch circuit connected between the second and third nodes, the latch circuit configured to constantly maintain the discharge control signal applied to the second node until the third switching element is turned on; And a voltage discharge unit configured to discharge the potential of the first node for a predetermined time in response to the discharge control signal to prevent the potential of the first node from rising faster than the power supply voltage.

상기 파워 온 리셋 신호 발생부는, 상기 제 1 노드의 전위에 응답하여 반전전압을 출력하는 전압 감지부; 및 상기 반전전압을 지연시켜 상기 파워 온 리셋 신호를 출력하는 출력부를 포함한다.The power on reset signal generator may include a voltage detector configured to output an inverted voltage in response to a potential of the first node; And an output unit configured to delay the inversion voltage and output the power on reset signal.

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상기 출력부는 제 1 내지 2N(N 은 자연수)개의 인버터들을 포함한다.The output unit includes first to 2N (N is a natural number) inverters.

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본 발명의 특징에 따른 반도체 장치는, 전원전압의 입력단과 제 1 노드 간에 제공되며, 상기 전원전압의 공급에 따라 턴온되는 스위칭 소자; 상기 제 1 노드와 접지노드 간에 제공되는 저항소자; 상기 제 1 노드의 전위에 응답하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 발생부; 상기 전원전압의 입력단과 제 3 노드 사이에 연결되고 상기 파워 온 리셋 신호의 반전신호에 응답하여 상기 제 3 노드에 디스차지 제어신호를 출력하는 제2 스위칭 소자; 상기 전원전압의 입력단과 제4 노드 사이에 연결되고 상기 파워 온 리셋 신호에 응답하여 동작하는 제3 스위칭 소자; 상기 제 3 및 제 4 노드 간에 연결되며, 상기 제 3 스위칭 소자가 턴온되기 이전까지 상기 제 2 노드에 인가된 상기 디스차지 제어신호를 일정하게 유지시키기 위한 래치회로; 상기 디스차지 제어신호에 따라 상기 제 1 노드의 전위를 디스차지시켜 상기 제 1 노드의 전위가 상기 전원전압 보다 더 빠르게 상승되는 것을 방지하기 위한 전압 디스차지부; 및 상기 파워 온 리셋 신호에 의해서 초기동작을 수행하는 상기 반도체 장치의 내부 회로를 포함한다. In accordance with an aspect of the present invention, a semiconductor device includes: a switching element provided between an input terminal of a power supply voltage and a first node and turned on in response to the supply of the power supply voltage; A resistor provided between the first node and a ground node; A power on reset signal generator configured to generate a power on reset signal in response to the potential of the first node; A second switching element connected between an input terminal of the power supply voltage and a third node and outputting a discharge control signal to the third node in response to an inverted signal of the power on reset signal; A third switching element connected between an input terminal of the power supply voltage and a fourth node and operating in response to the power on reset signal; A latch circuit connected between the third and fourth nodes, the latch circuit configured to hold the discharge control signal applied to the second node constant until the third switching element is turned on; A voltage discharge unit configured to discharge the potential of the first node according to the discharge control signal to prevent the potential of the first node from rising faster than the power supply voltage; And an internal circuit of the semiconductor device that performs an initial operation by the power on reset signal.

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상기 파워 온 리셋 신호 발생부는, 상기 전원전압의 입력단과 제 2 노드 사이에 연결되고, 상기 제 1 노드의 전위에 응답하여 동작하는 P 타입의 제 1 트랜지스터와, 상기 제 2 노드와 접지노드 사이에 연결되고, 상기 제 1 노드의 전위에 응답하여 동작하는 N 타입의 제 2 트랜지스터를 포함하고, 상기 제 2 노드에서 파워 온 리셋 신호가 출력되는 것을 특징으로 한다.The power on reset signal generation unit is connected between an input terminal of the power supply voltage and a second node, and operates between a first type P transistor that operates in response to a potential of the first node, and between the second node and a ground node. And an N-type second transistor coupled to and operating in response to the potential of the first node, wherein the power-on reset signal is output from the second node.

상기 파워 온 리셋 신호를 지연출력하기 위한 제 1 내지 2N(N 은 자연수)개의 인버터들을 포함하는 출력부를 더 포함한다.The apparatus further includes an output unit including first to 2N (N is a natural number) inverters for delaying the power-on reset signal.

상기 전압 디스차지부는, 상기 제 1 노드와 접지노드 사이에 연결되고, 상기 디스차지 제어신호에 응답하여 동작하는 제 1 스위칭 소자를 포함한다.The voltage discharge unit includes a first switching element connected between the first node and the ground node and operating in response to the discharge control signal.

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이상에서 설명한 바와 같이, 본 발명에 따른 파워 온 리셋 회로 및 이를 구비한 반도체 장치는 반도체 장치의 초기화를 위한 파워 온 리셋 신호가 전원전압의 전압 레벨 상승 속도에 관계없이 전원전압이 안정된 이후에 출력될 수 있도록 하여 초기화 동작시의 오류를 방지하여 반도체 장치를 보조할 수 있다.As described above, the power-on reset circuit according to the present invention and the semiconductor device having the same may be output after the power-on reset signal for initializing the semiconductor device is stabilized regardless of the voltage level rising rate of the power supply voltage. The semiconductor device can be assisted by preventing an error during the initialization operation.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 3a는 본 발명의 실시 예에 따른 반도체 장치를 나타낸다.3A illustrates a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, 반도체 장치(300)는 파워 온 리셋(Power On Reset; POR) 회로(310)와 내부회로(320)를 포함한다. 내부회로(320)는 반도체 장치(300)의 동작을 위한 회로들을 간략화하여 나타낸 것이다.Referring to FIG. 3A, the semiconductor device 300 includes a power on reset (POR) circuit 310 and an internal circuit 320. The internal circuit 320 briefly illustrates circuits for the operation of the semiconductor device 300.

POR 회로(310)는 파워 온 리셋 신호(VPOR)를 출력하고, 내부회로(320)는 전원이 입력되기 시작하여 파워 온 리셋 신호(VPOR)가 하이 레벨에서 로우 레벨로 변경되면 초기화 동작을 수행한다. 초기화 동작 이후에는 동작 명령이 입력될 때까지 대기상태로 유지한다.The POR circuit 310 outputs a power-on reset signal VPOR, and the internal circuit 320 performs an initialization operation when a power-on reset signal VPOR is changed from a high level to a low level. . After the initialization operation, the operation status is maintained until the operation command is input.

도 3b는 도 3a의 POR 회로를 나타낸다.FIG. 3B shows the POR circuit of FIG. 3A.

도 3b를 참조하면, 상기 POR 회로(310)는 기준전압 생성부(311), 파워 온 리셋 신호 생성부(312), 출력부(313), 전압 디스차지부(314) 및 디스차지제어부(315)를 포함한다.Referring to FIG. 3B, the POR circuit 310 may include a reference voltage generator 311, a power-on reset signal generator 312, an output unit 313, a voltage discharge unit 314, and a discharge controller 315. ).

기준전압 생성부(311)는 전원전압(VDD)을 분배하여 기준전압(Vref)을 생성한다. 파워 온 리셋 신호 생성부(312)는 기준전압(Vref)의 전압 레벨에 따라서 전압(Vref_inverse)을 출력한다. 전압(Vref_inverse)이 파워 온 리셋 신호로서 출력된다.The reference voltage generator 311 generates the reference voltage Vref by distributing the power supply voltage VDD. The power on reset signal generator 312 outputs a voltage Vref_inverse according to the voltage level of the reference voltage Vref. The voltage Vref_inverse is output as a power on reset signal.

출력부(313)는 파워 온 리셋 신호인 전압(Vref_inverse)을 지연 출력한다.The output unit 313 delays and outputs the voltage Vref_inverse which is a power-on reset signal.

전압 디스차지부(314)는 일정시간동안 기준전압(Vref)을 디스차지시켜서 기준전압(Verf)이 너무 빠르게 상승되지 못하게 한다.The voltage discharge unit 314 discharges the reference voltage Verf for a predetermined time so that the reference voltage Verf does not rise too quickly.

디스차지 제어부(315)는 상기 전압 디스차지부(314)를 제어하여 디스차지하는 동작을 제어한다.The discharge controller 315 controls the discharge operation by controlling the voltage discharge unit 314.

기준전압 생성부(311)는 제 1 PMOS 트랜지스터(PM1)와 제 1 저항(R10)을 포함하고, 파워 온 리셋 신호 생성부(312)는 제 2 PMOS 트랜지스터(PM2)와 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)를 포함한다.The reference voltage generator 311 includes a first PMOS transistor PM1 and a first resistor R10, and the power-on reset signal generator 312 includes a second PMOS transistor PM2 and first and second NMOS. Transistors NM1 and NM2.

출력부(313)는 제 1 내지 제 4 인버터(IN10 내지 IN40)를 포함하고, 전압 디스차지부(314)는 제 3 NMOS 트랜지스터(NM3)를 포함한다.The output unit 313 includes first to fourth inverters IN10 to IN40, and the voltage discharge unit 314 includes a third NMOS transistor NM3.

디스차지 제어부(315)는 제 3 및 제 4 PMOS 트랜지스터(PM3, PM4)와 제 5 및 제 6 인버터(IN50, IN60)를 포함한다.The discharge controller 315 includes third and fourth PMOS transistors PM3 and PM4 and fifth and sixth inverters IN50 and IN60.

제 1 PMOS 트랜지스터(PM1)는 노드(D1)와 노드(D2) 사이에 연결되고, 제 1 PMOS 트랜지스터(PM1)의 게이트는 접지노드와 연결된다. 제 1 PMOS 트랜지스터(PM1)는 항상 턴 온 상태로 유지된다.The first PMOS transistor PM1 is connected between the node D1 and the node D2, and the gate of the first PMOS transistor PM1 is connected to the ground node. The first PMOS transistor PM1 is always turned on.

제 1 저항(R10)은 노드(D2)와 접지노드 사이에 연결된다. 노드(D2)의 전압이 기준전압(Vref)이다.The first resistor R10 is connected between the node D2 and the ground node. The voltage at the node D2 is the reference voltage Vref.

제 2 PMOS 트랜지스터(PM2)는 노드(D1)와 노드(D3)의 사이에 연결되고, 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)는 노드(D3)와 접지노드 사이에 직렬로 연결된다. 제 1 NMOS 트랜지스터(NM1)의 게이트와 제 2 PMOS 트랜지스터(PM2)의 게이트는 노드(D2)에 공통 연결된다. 제 2 NMOS 트랜지스터(NM2)의 게이트는 드레인단에 공통으로 연결되어 다이오드 형태로 연결된다.The second PMOS transistor PM2 is connected between the node D1 and the node D3, and the first and second NMOS transistors NM1 and NM2 are connected in series between the node D3 and the ground node. The gate of the first NMOS transistor NM1 and the gate of the second PMOS transistor PM2 are commonly connected to the node D2. The gate of the second NMOS transistor NM2 is connected to the drain terminal in common and is connected in the form of a diode.

한편, 제 2 PMOS 트랜지스터(PM2)와 제 1 NMOS 트랜지스터(NM1)는 노드(D2)의 기준전압(Vref)을 반전하여 전압(Vref_inverse)으로 출력하는 인버터 회로이다.Meanwhile, the second PMOS transistor PM2 and the first NMOS transistor NM1 are inverter circuits that invert the reference voltage Vref of the node D2 and output the inverted voltage Vref_inverse.

제 1 내지 제 4 인버터(IN10 내지 IN40)는 노드(D3)와 노드(D5)의 사이에 직렬로 연결된다. 노드(D5)의 전압이 파워 온 리셋 신호(VPOR)이다.The first to fourth inverters IN10 to IN40 are connected in series between the node D3 and the node D5. The voltage at the node D5 is the power on reset signal VPOR.

제 3 NMOS 트랜지스터(NM3)는 노드(D2)와 접지노드의 사이에 연결되고, 제 3 NMOS 트랜지스터(NM3)의 게이트는 노드(D7)에 연결된다.The third NMOS transistor NM3 is connected between the node D2 and the ground node, and the gate of the third NMOS transistor NM3 is connected to the node D7.

제 3 PMOS 트랜지스터(PM3)는 노드(D6)와 노드(D7)의 사이에 연결되고, 제 3 PMOS 트랜지스터(PM3)의 게이트는 노드(D4)에 연결된다. 노드(D4)는 제 3 인버터(IN30)의 출력단과 제 4 인버터(IN40)의 입력단이 연결되는 접속점이다.The third PMOS transistor PM3 is connected between the node D6 and the node D7, and the gate of the third PMOS transistor PM3 is connected to the node D4. The node D4 is a connection point at which an output terminal of the third inverter IN30 and an input terminal of the fourth inverter IN40 are connected.

제 4 PMOS 트랜지스터(PM4)는 노드(D6)와 노드(D8)의 사이에 연결되고, 제 4 PMOS 트랜지스터(PM4)의 게이트는 노드(D5)에 연결된다.The fourth PMOS transistor PM4 is connected between the node D6 and the node D8, and the gate of the fourth PMOS transistor PM4 is connected to the node D5.

제 5 및 제 6 인버터(IN50, IN60)는 노드(D7)와 노드(D8)의 사이에 래치회로(L)로서 연결된다.The fifth and sixth inverters IN50 and IN60 are connected as the latch circuit L between the node D7 and the node D8.

상기한 POR 회로(310)의 동작은 다음과 같다.The operation of the POR circuit 310 is as follows.

전원전압(VDD)이 입력되면, 기준전압 생성부(311)의 노드(D2)로 전류(Iref)가 흐른다. 만약 전원전압(VDD)이 상승되는 램핑 업(Ramping up) 시간이 길다면, 전원공급이 느린 것이기 때문에 저주파 영역에서 동작한다고 할 수 있다.When the power supply voltage VDD is input, the current Iref flows to the node D2 of the reference voltage generator 311. If the ramping-up time when the power supply voltage VDD rises is long, it may be said that the power supply is slow and thus operates in a low frequency region.

전원전압(VDD)이 입력되면 전류(Iref)가 제 1 저항(R10)으로 흐르게 되고, 노드(D2)의 전압레벨이 빠르게 상승한다.When the power supply voltage VDD is inputted, the current Iref flows to the first resistor R10, and the voltage level of the node D2 rises rapidly.

한편, 초기 동작시에 기준전압(Vref)은 제 2 PMOS 트랜지스터(PM2)가 턴온될 정도로 낮은 전압 레벨이다. 따라서 노드(D4)는 로우 레벨이고 노드(D5)는 하이 레벨이다.In the initial operation, the reference voltage Vref is at a voltage level low enough to turn on the second PMOS transistor PM2. Node D4 is therefore low level and node D5 is high level.

노드(D4)가 로우 레벨이면 제 3 PMOS 트랜지스터(PM3)가 턴온되어 노드(D7)에 전원전압(VDD)이 연결된다. 따라서 래치회로(L)의 노드(D7)는 하이레벨이고, 노드(D8)는 로우 레벨로 유지된다.When the node D4 is at the low level, the third PMOS transistor PM3 is turned on to connect the power supply voltage VDD to the node D7. Therefore, the node D7 of the latch circuit L is at the high level, and the node D8 is maintained at the low level.

노드(D7)가 하이 레벨이면, 제 3 NMOS 트랜지스터(NM3)는 턴온된다.When the node D7 is at the high level, the third NMOS transistor NM3 is turned on.

따라서 노드(D2)의 기준전압(Vref)이 접지노드로 디스차지되어 빠르게 상승되는 것을 방지할 수 있다.Therefore, it is possible to prevent the reference voltage Vref of the node D2 from being discharged to the ground node and rising rapidly.

그러나 전원전압(VDD)이 일정전압 이상으로 상승되면, 제 3 PMOS 트랜지스터(PM3)에 유입되는 전압이 서서히 상승한다. 즉 제 3 NMOS 트랜지스터(NM3)를 통해서 전압이 디스차지되는데도 불구하고, 기준전압(Vref)의 전압 레벨이 제 1 NMOS 트랜지스터(NM1)를 턴온시킬 정도로 상승되면 노드(D3)의 전압이 디스차지되기 시작하여 서서히 낮아진다.However, when the power supply voltage VDD rises above the predetermined voltage, the voltage flowing into the third PMOS transistor PM3 gradually rises. That is, even though the voltage is discharged through the third NMOS transistor NM3, when the voltage level of the reference voltage Vref is increased to turn on the first NMOS transistor NM1, the voltage of the node D3 is discharged. It begins to slow down.

그리고 제 3 PMOS 트랜지스터(PM3)의 게이트에 연결되는 노드(D4)의 전압이 서서히 상승되어 소오스단인 노드(D6)와의 전압 차이가 작아지면 제 3 PMOS 트랜지스터(PM3)는 턴 오프 된다. 그리고 노드(D4)의 전압 레벨이 상승되면 노드(D5)의 전압 레벨은 서서히 낮아진다. 따라서 제 4 PMOS 트랜지스터(PM4)는 턴온된다.The third PMOS transistor PM3 is turned off when the voltage of the node D4 connected to the gate of the third PMOS transistor PM3 is gradually increased to decrease the voltage difference from the node D6 as the source terminal. When the voltage level of the node D4 increases, the voltage level of the node D5 gradually decreases. Therefore, the fourth PMOS transistor PM4 is turned on.

따라서 래치회로(L)의 노드(D7)는 로우 레벨이 되고, 노드(D8)는 하이 레벨 이 된다.Therefore, the node D7 of the latch circuit L goes low and the node D8 goes high.

노드(D7)가 로우 레벨이 되면 제 3 NMOS 트랜지스터(N3)는 턴오프된다. 따라서 기준전압(Vref)은 더 이상 디스차지되지 않는다.When the node D7 becomes low level, the third NMOS transistor N3 is turned off. Therefore, the reference voltage Vref is no longer discharged.

한편, 노드(D5)가 하이 레벨에서 로우 레벨로 변경되는 파워 온 리셋신호(VPOR)에 의해서 내부회로(320)는 초기화 동작을 시작한다.Meanwhile, the internal circuit 320 starts an initialization operation by the power-on reset signal VPOR in which the node D5 is changed from the high level to the low level.

도 4a 및 도 4b는 본 발명의 실시 예에 따른 파워 온 리셋 회로에서 전원전압의 전압레벨 상승 속도에 따라 출력되는 파워 온 리셋 신호를 나타낸다.4A and 4B illustrate a power on reset signal output according to a voltage level rising rate of a power supply voltage in a power on reset circuit according to an exemplary embodiment of the present invention.

도 4a는 전원전압(VDD)이 상승되는 램핑 업 시간이 100nsec이고, 도 4b는 전원전압(VDD)이 상승되는 램핑 업 시간이 1usec이다.In FIG. 4A, a ramp-up time at which the power supply voltage VDD is increased is 100 nsec, and FIG. 4B is a ramp-up time at which the power supply voltage VDD is raised is 1usec.

도 4a를 참조하면, 전원전압(VDD)이 빠르게 상승되면, 파워가 완전히 올라간 뒤 어느 정도의 딜레이를 갖고 파워 온 리셋 신호(VPOR)가 로우 레벨로 변경된다.Referring to FIG. 4A, when the power supply voltage VDD rises rapidly, the power-on reset signal VPOR changes to a low level after a certain amount of delay after the power is completely raised.

그리고 도 4b를 참조하면, 전원전압(VDD)이 서서히 상승되는 경우에도, 파워업 중간에 기준전압(Vref)이 제 3 NMOS 트랜지스터(NM3)를 통해서 디스차지되므로 기준전압(Vref)이 빠르게 증가하는 것을 막는다.4B, even when the power supply voltage VDD is gradually increased, the reference voltage Vref is discharged through the third NMOS transistor NM3 in the middle of the power-up, so that the reference voltage Vref increases rapidly. To prevent

기준전압(Vref)이 빠르게 증가하는 것을 막으면, 그만큼 파워 온 리셋 신호(VPOR)가 로우 레벨로 변경되는 시간을 지연시킬 수 있다. 도 4b에 나타난 바와 같이 정상적으로 안정된 전원전압(VDD)의 전압 레벨이 2V라고 할 때, 전원전압(VDD)이 1.8V 정도까지 상승된 후 파워 온 리셋 신호(VPOR)가 로우 레벨로 변경된다.If the reference voltage Vref is prevented from increasing rapidly, the time for changing the power-on reset signal VPOR to the low level can be delayed. As shown in FIG. 4B, when the voltage level of the normally stable power supply voltage VDD is 2V, the power-on reset signal VPOR is changed to the low level after the power supply voltage VDD is raised to about 1.8V.

따라서 반도체 장치(300)의 내부회로(320)는 어느 정도 안정된 전원전 압(VDD)을 이용해서 초기화를 하기 때문에 내부 회로(320)가 보호되면서 오동작을 방지할 수 있다.Therefore, since the internal circuit 320 of the semiconductor device 300 is initialized by using a stable power supply voltage VDD, the internal circuit 320 may be protected to prevent malfunction.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments of the present invention are possible within the scope of the technical idea of the present invention.

도 1은 파워 온 리셋 회로를 나타낸다.1 shows a power on reset circuit.

도 2a 및 도 2b는 파워 램핑 업 시간이 다른 경우의 파워 온 리셋 신호의 출력을 나타낸다.2A and 2B show the output of the power on reset signal when the power ramping up time is different.

도 3a는 본 발명의 실시 예에 따른 반도체 장치를 나타낸다.3A illustrates a semiconductor device according to an embodiment of the present invention.

도 3b는 도 3a의 POR 회로를 나타낸다.FIG. 3B shows the POR circuit of FIG. 3A.

도 4a 및 도 4b는 본 발명의 실시 예에 따른 파워 온 리셋 회로에서 전원전압의 전압레벨 상승 속도에 따라 출력되는 파워 온 리셋 신호를 나타낸다.4A and 4B illustrate a power on reset signal output according to a voltage level rising rate of a power supply voltage in a power on reset circuit according to an exemplary embodiment of the present invention.

*도면의 주요 부분의 간단한 설명** Brief description of the main parts of the drawings *

300 : 반도체 장치 310 : POR 회로300: semiconductor device 310: POR circuit

320 : 내부회로 311 : 기준전압 생성부320: internal circuit 311: reference voltage generator

312 : 전압 감지부 313 : 출력부312: voltage sensing unit 313: output unit

314 : 전압 디스차지부 315 : 디스차지 제어부314: voltage discharge unit 315: discharge control unit

Claims (12)

전원전압의 입력단과 제 1 노드 간에 제공되며, 상기 전원전압의 공급에 따라 턴온되는 스위칭 소자;A switching element provided between an input terminal of a power supply voltage and a first node and turned on in response to the supply of the power supply voltage; 상기 제 1 노드와 접지노드 간에 제공되는 저항소자;A resistor provided between the first node and a ground node; 상기 제 1 노드의 전위에 따라 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 발생부; A power on reset signal generator configured to generate a power on reset signal according to the potential of the first node; 상기 전원전압의 입력단과 제 2 노드 사이에 연결되며, 상기 파워 온 리셋 신호의 반전신호에 응답하여 상기 제 2 노드에 디스차지 제어신호를 출력하는 제 2 스위칭 소자;A second switching element connected between an input terminal of the power supply voltage and a second node and outputting a discharge control signal to the second node in response to an inversion signal of the power on reset signal; 상기 전원전압의 입력단과 제 3 노드 사이에 연결되고, 상기 파워 온 리셋 신호에 응답하여 동작하는 제 3 스위칭 소자; A third switching element connected between an input terminal of the power supply voltage and a third node and operating in response to the power on reset signal; 상기 제 2 및 제 3 노드 사이에 연결되며, 상기 제3 스위칭 소자가 턴온되기 이전까지 상기 제 2 노드에 인가된 상기 디스차지 제어신호를 일정하게 유지시키기 위한 래치회로; 및A latch circuit connected between the second and third nodes, the latch circuit configured to constantly maintain the discharge control signal applied to the second node until the third switching element is turned on; And 상기 전원전압보다 상기 제 1 노드의 전위가 더 빠르게 상승되는 것을 방지하기 위해 상기 디스차지 제어신호에 응답하여 상기 제1 노드의 전위를 일정시간 동안 디스차지하는 전압 디스차지부The voltage discharge unit discharges the potential of the first node for a predetermined time in response to the discharge control signal to prevent the potential of the first node from rising faster than the power supply voltage. 를 포함하는 파워 온 리셋 회로.Power on reset circuit comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1항에 있어서,The method of claim 1, 상기 파워 온 리셋 신호 발생부는,The power on reset signal generator, 상기 제 1 노드의 전위에 응답하여 반전전압을 출력하는 전압 감지부; 및A voltage detector configured to output an inverted voltage in response to the potential of the first node; And 상기 반전전압을 지연시켜 상기 파워 온 리셋 신호를 출력하는 출력부를 포함하는 파워 온 리셋 회로.And an output unit configured to delay the inversion voltage and output the power on reset signal. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 2항에 있어서, 3. The method of claim 2, 상기 출력부는 제 1 내지 2N(N 은 자연수)개의 인버터들을 포함하는 파워 온 리셋 회로.And the output unit includes first to 2N inverters (N is a natural number). 삭제delete 삭제delete 삭제delete 전원전압의 입력단과 제 1 노드 간에 제공되며, 상기 전원전압의 공급에 따라 턴온되는 스위칭 소자; A switching element provided between an input terminal of a power supply voltage and a first node and turned on in response to the supply of the power supply voltage; 상기 제 1 노드와 접지노드 간에 제공되는 저항소자;A resistor provided between the first node and a ground node; 상기 제 1 노드의 전위에 응답하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 신호 발생부;A power on reset signal generator configured to generate a power on reset signal in response to the potential of the first node; 상기 전원전압의 입력단과 제 3 노드 사이에 연결되고 상기 파워 온 리셋 신호의 반전신호에 응답하여 상기 제 3 노드에 디스차지 제어신호를 출력하는 제2 스위칭 소자;A second switching element connected between an input terminal of the power supply voltage and a third node and outputting a discharge control signal to the third node in response to an inverted signal of the power on reset signal; 상기 전원전압의 입력단과 제4 노드 사이에 연결되고 상기 파워 온 리셋 신호에 응답하여 동작하는 제3 스위칭 소자;A third switching element connected between an input terminal of the power supply voltage and a fourth node and operating in response to the power on reset signal; 상기 제 3 및 제 4 노드 간에 연결되며, 상기 제 3 스위칭 소자가 턴온되기 이전까지 상기 제 2 노드에 인가된 상기 디스차지 제어신호를 일정하게 유지시키기 위한 래치회로;A latch circuit connected between the third and fourth nodes, the latch circuit configured to hold the discharge control signal applied to the second node constant until the third switching element is turned on; 상기 디스차지 제어신호에 따라 상기 제 1 노드의 전위를 디스차지시켜 상기 제 1 노드의 전위가 상기 전원전압 보다 더 빠르게 상승되는 것을 방지하기 위한 전압 디스차지부; 및A voltage discharge unit configured to discharge the potential of the first node according to the discharge control signal to prevent the potential of the first node from rising faster than the power supply voltage; And 상기 파워 온 리셋 신호에 의해서 초기동작을 수행하는 내부 회로An internal circuit performing an initial operation by the power on reset signal 를 포함하는 반도체 장치.A semiconductor device comprising a. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7항에 있어서,8. The method of claim 7, 상기 파워 온 리셋 신호 발생부는,The power on reset signal generator, 상기 전원전압의 입력단과 제 2 노드 사이에 연결되고, 상기 제 1 노드의 전위에 응답하여 동작하는 P 타입의 제 1 트랜지스터와,A P-type first transistor connected between an input terminal of the power supply voltage and a second node, the first transistor of a P type operating in response to a potential of the first node; 상기 제 2 노드와 접지노드 사이에 연결되고, 상기 제 1 노드의 전위에 응답하여 동작하는 N 타입의 제 2 트랜지스터를 포함하고,A second transistor of an N type connected between the second node and a ground node and operating in response to a potential of the first node, 상기 제 2 노드에서 파워 온 리셋 신호가 출력되는 것을 특징으로 하는 반도체 장치.And a power-on reset signal is output from the second node. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제 8항에 있어서, 9. The method of claim 8, 상기 파워 온 리셋 신호를 지연출력하기 위한 제 1 내지 2N(N 은 자연수)개의 인버터들을 포함하는 출력부를 더 포함하는 반도체 장치.And an output unit including first to 2N (N is a natural number) inverters for delaying the power-on reset signal. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제 9항에 있어서,10. The method of claim 9, 상기 전압 디스차지부는,The voltage discharge unit, 상기 제 1 노드와 접지노드 사이에 연결되고, 상기 디스차지 제어신호에 응답하여 동작하는 제 1 스위칭 소자를 포함하는 반도체 장치.And a first switching element connected between the first node and a ground node and operating in response to the discharge control signal. 삭제delete 삭제delete
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