KR100233276B1 - Buffer used in semiconductor apparatus - Google Patents
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Abstract
본 발명은, 저전압에서 동작하기 위한 버퍼단과 고전압에서 동작하기 위한 버퍼단을 구비하여, 전압 전원의 변동에 무관하게 충분한 입출력 전위를 확보할 수 있도록 하기 위하여, 전원 전압의 전위 레벨을 감지하기 위한 전위 레벨 감지기; 상기 전위 레벨 감지기에 의하여 결정된 전원 전위가 소정의 전위 이하인 경우에 동작하기 위한 저전위 버퍼단; 및 상기 전위 레벨 감지기에 의하여 결정된 전원 전위가 소정의 전위 이상인 경우에 동작하기 위한 고전위 버퍼단을 포함하여 이루어진 반도체 장치의 입출력 버퍼를 제공한다.The present invention includes a buffer stage for operating at a low voltage and a buffer stage for operating at a high voltage, so that a sufficient input / output potential can be ensured regardless of the variation of the voltage power supply, so that a potential level for detecting the potential level of the power supply voltage is provided. sensor; A low potential buffer stage for operating when the power supply potential determined by the potential level detector is less than or equal to a predetermined potential; And a high potential buffer stage for operating when the power supply potential determined by the potential level detector is equal to or greater than a predetermined potential.
Description
본 발명은 반도체 장치용 버퍼에 관한 것으로, 특히 전원 전압의 변동에 무관하게 입출력 전위를 확보할 수 있는 반도체 장치용 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a buffer for semiconductor devices, and more particularly, to a buffer for semiconductor devices capable of securing an input / output potential regardless of a change in power supply voltage.
일반적으로 종래의 반도체 장치는 그 동작 전원 전압 5V를 사용하였으나, 최근 집적도의 증가로 인하여 상기 반도체 장치내의 개별 소자들의 임계 크기가 감소함에 따라 소자의 신뢰성 확보를 위하여 그 동작 전원 전압이 4V 이하로 점차 낮아지고 있다. 따라서, 종래의 5V 전원하에서 동작하던 반도체 장치를 그 보다 낮은 전위의 전원하에서 동작하게 하면, 그 장치내의 개별 회로들이 충분한 입출력 전위를 확보할 수 없게 된다.In general, the conventional semiconductor device uses the operating power supply voltage of 5V, but as the critical size of individual devices in the semiconductor device decreases due to the recent increase in integration, the operating power supply voltage gradually decreases to 4V or less to secure device reliability. It is getting lower. Therefore, if a semiconductor device operating under a conventional 5V power supply is operated under a lower potential power supply, individual circuits in the device cannot secure sufficient input / output potential.
제1도 및 제2도를 참조하여 종래의 반도체 장치용 버퍼를 설명한다. 제1도는 5V 전원 전압하에서 동작하도록 설계된 종래의 반도체 장치용 버퍼의 상세 회로도이며, 제2도는 상기 종래의 버퍼를 3V의 전원 전압하에서 동작하도록 한 경우의 시뮬레이션 결과이다.A buffer for a conventional semiconductor device will be described with reference to FIGS. 1 and 2. FIG. 1 is a detailed circuit diagram of a conventional semiconductor device buffer designed to operate under a 5V supply voltage, and FIG. 2 is a simulation result when the conventional buffer is operated under a supply voltage of 3V.
제1도에 도시된 바와 같이, 종래 5V 전용으로 설계된 버퍼는, 인에이블 신호를 수신하기 위한 제어 트랜지스터(100,100′), 풀업 수단(102)와 풀다운 수단(104)와 인버터(106)을 포함한다. 상기 5V 전용 버퍼는, 그 전원 전압이 3V로 낮아짐에 따라 그 논리 문턱값(Logic Threshold Voltage)이 제2도의“B”위치로부터“A”위치로 이동하게 된다. 즉, 입출력을 위한 VIL및 VIH의 크기가 정상 동작을 위한 값(VIL: 최대 0.8V 이하, VIH: 최소 2.0V 이상)보다 크게 낮아져 오동작을 유발하게 되는 것이다. 또한, 종래의 5V 전용 버퍼는 외부의 노이즈 등으로 인하여 전원 전압이 낮아지는 경우에도 신뢰성 있는 동작을 보장할 수 없는 문제점이 있다.As shown in FIG. 1, a buffer designed for a conventional 5V only includes a control transistor 100, 100 ', a pull-up means 102 and a pull-down means 104, and an inverter 106 for receiving an enable signal. . As the power supply voltage is lowered to 3V, the 5V dedicated buffer moves its logic threshold voltage from the “B” position in FIG. 2 to the “A” position. That is, the magnitudes of V IL and V IH for input / output are significantly lower than values for normal operation (V IL : max. 0.8V or less, V IH : min. 2.0V or more), causing malfunction. In addition, the conventional 5V dedicated buffer has a problem that can not guarantee a reliable operation even when the power supply voltage is lowered due to external noise.
따라서, 본 발명의 목적은, 저전압에서 동작하기 위한 버퍼단과 고전압에서 동작하기 위한 버퍼단을 구비하여, 전압 전원의 변동에 무관하게 충분한 입출력 전위를 확보할 수 있는 반도체 장치의 입출력 버퍼를 제공하는 것이다.Accordingly, an object of the present invention is to provide an input / output buffer of a semiconductor device having a buffer stage for operating at a low voltage and a buffer stage for operating at a high voltage, which can ensure a sufficient input / output potential regardless of a change in voltage power supply.
제1도는 종래의 반도체 장치용 버퍼의 상세 회로도.1 is a detailed circuit diagram of a buffer for a conventional semiconductor device.
제2도는 제1도의 버퍼를 저전압 전원하에서 구동시킨 동작 파형도.FIG. 2 is an operational waveform diagram in which the buffer of FIG. 1 is driven under a low voltage power supply. FIG.
제3도는 본 발명의 반도체 장치용 버퍼의 상세 회로도.3 is a detailed circuit diagram of a buffer for a semiconductor device of the present invention.
제4도는 제3도의 버퍼에 사용되는 저전압 감지기의 상세 회로도.4 is a detailed circuit diagram of a low voltage detector used in the buffer of FIG.
제5도는 제4도의 저전압 감지기의 동작 파형도.5 is an operating waveform diagram of the low voltage detector of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100,100′: 제어 트랜지스터 102 : 풀업 수단100, 100 ': control transistor 102: pull-up means
104 : 풀다운 수단 106 : 인버터104: pull down means 106: inverter
300 : 저전위 버퍼단 310 : 고전위 버퍼단300: low potential buffer stage 310: high potential buffer stage
320 : 전위 레벨 감지기 400 : 저전위 감지기320: potential level detector 400: low potential detector
상기의 목적을 달성하기 위하여 본 발명은, 전원 전압의 전위 레벨을 감지하기 위한 전위 레벨 감지기; 상기 전위 레벨 감지기에 의하여 결정된 전원 전위가 소정의 전위 이하인 경우에 동작하기 위한 저전위 버퍼단; 및 상기 전위 레벨 감지기에 의하여 결정된 전원 전위가 소정의 전위 이상인 경우에 동작하기 위한 고전위 버퍼단을 포함하여 이루어진 반도체 장치의 입출력 버퍼를 제공한다.The present invention to achieve the above object, the potential level detector for detecting the potential level of the power supply voltage; A low potential buffer stage for operating when the power supply potential determined by the potential level detector is less than or equal to a predetermined potential; And a high potential buffer stage for operating when the power supply potential determined by the potential level detector is equal to or greater than a predetermined potential.
이하, 제3도 내지 제5도를 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to FIGS. 3 to 5.
제3도는 본 발명의 입출력 버퍼의 한 실시예의 상세 회로도이다. 제3도에 도시된 바와 같이, 상기 입출력 버퍼는 전원 전압이 낮아지는 경우에도 안정된 동작을 보장하기 위하여, 저전압 전원하에서 동작하는 버퍼단인 저전위 버퍼단(300)과 고전압 전원하에서 동작하는 버퍼단인 고전위 버퍼단(310)을 포함한다. 또한, 상기 두 개의 버퍼단 중 어느 버퍼단이 동작할 것인가를 결정하기 위하여, 전원 전압의 전위 레벨을 판단하기 위한 전위 레벨 감지기(320)을 포함한다.3 is a detailed circuit diagram of one embodiment of an input / output buffer of the present invention. As shown in FIG. 3, the input / output buffer has a low potential buffer stage 300, which is a buffer stage operating under a low voltage power supply, and a buffer stage operating under a high voltage power supply, in order to ensure stable operation even when the power supply voltage is low. A buffer stage 310 is included. In addition, to determine which of the two buffer stages to operate, a potential level detector 320 for determining the potential level of the power supply voltage.
상기 전위 레벨 감지기(320)은, 소정의 전위(예컨대, 4V) 이상의 고전위를 감지하기 위한 고전위 감지기 및 상기 소정의 전위(예컨대, 4V) 이하의 저전위를 감지하기 위한 저전위 감지기를 포함한다. 제4도는 상기 전위 레벨 감지기(300)의 저전위 감지기(400)의 상세 회로도이다. 상기 저전위 감지기(400)의 출력인 저전위 감지 신호(LVCC)는 전원 전압이 4V 보다 낮을 때에는 저전위를 감지한 것으로서“하이(High)”가 되고, 4V 보다 높을 때에는“로우(Low)”가 된다. 제5도는 상기 저전위 감지기의 동작 시뮬레이션 결과이다.The potential level detector 320 includes a high potential detector for detecting a high potential above a predetermined potential (eg, 4V) and a low potential detector for detecting low potential below the predetermined potential (eg, 4V). do. 4 is a detailed circuit diagram of the low potential detector 400 of the potential level detector 300. The low potential detection signal LVCC, which is the output of the low potential detector 400, detects a low potential when the power supply voltage is lower than 4V, and becomes “high”, and when it is higher than 4V, “low”. Becomes 5 is a simulation result of the operation of the low potential detector.
또한, 상기 고전위 감지기는 상기 저전위 감지기(400)과 유사한 회로로서, 그 출력인 고전위 감지 신호(HVCC)는 4V 보다 높은 전원 전위하에서 작동하는 경우에“하이(H)”가 되고, 4V 보다 낮은 전원 전위하에서 작동할 때에는“로우(Low)”가 된다. 상기와 같은 동작을 위한 고전위 감지기의 실제 회로 구현은, 본 발명의 기술 분야에서는 상기 저전위 감지기로부터 자명한 것이므로 그 상세한 설명은 생략한다.In addition, the high potential detector is a circuit similar to the low potential detector 400, the output of the high potential detection signal (HVCC) is "high" when operating under a power supply potential higher than 4V, 4V When operating at a lower power supply potential, it is “low”. Since the actual circuit implementation of the high potential detector for the above operation is apparent from the low potential detector in the technical field of the present invention, a detailed description thereof will be omitted.
다시 제3도를 참조하면, 상기 저전위 버퍼단(300)은 소오스가 상기 저전위 감지 신호(LVCC)에 접속되고 게이트가 제어 신호(ENb)에 접속된 제1PMOS(MP1)소오스가 상기 PMOS(MP1)의 드레인에 연결되고 게이트가 입력(IN)에 접속되며 드레인은 제1노드(NODE 1)을 통해 상기 저전위 감지 신호를 전원으로 사용하는 제1인버터(302)의 입력(ttlb_LVCC)에 접속되는 제2PMOS(MP2), 드레인이 상기 PMOS(MP2)의 드레인에 접속되고 게이트가 입력(IN)에 접속되며 소오스는 접지된 제1NMOS(MN1), 드레인과 소오스가 모두 접지되며 게이트가 상기 입력(IN)에 접속되는 제2NMOS(MN2), 드레인이 사기 제1노드(NODE 1)에 접속되고 게이트가 상기 제어 신호(ENb)에 접속되며 소오스가 접지된 제3NMOS(MN3) 및 상기 제1노드가 입력에 접속되며 상기 저전위 감지 신호를 전원 전압으로 사용하는 제1인버터(302)를 포함한다.Referring to FIG. 3 again, the low potential buffer stage 300 includes a source connected to the low potential detection signal LVCC and a gate connected to a control signal ENb. Is connected to the input (IN) and the drain is connected to the input (ttlb_LVCC) of the first inverter 302 using the low potential sense signal as a power source through the first node (NODE 1) The second PMOS (MP2), the drain is connected to the drain of the PMOS (MP2), the gate is connected to the input (IN), the source is grounded all the first NMOS (MN1), drain and source are all grounded, the gate is the input (IN 2NMOS (MN2) connected to the second NMOS, the drain is connected to the first node (NODE 1), the gate is connected to the control signal (ENb), the third NMOS (MN3), the source is grounded and the first node is input A first inverter 302 connected to and using the low potential sensing signal as a power supply voltage. The.
또한, 상기 고전위 버퍼단(310)은, 상기한 저전위 버퍼단(300)과 유사한 구성을 하고 있으나, 상기 고전위 감지 신호를 전원 전압으로 사용하며, 그 출력은 상기 고전위 감지 신호를 전원 전압으로 사용하는 제2인버터(304)에 의하여 구동된다. 또한, 각 트랜지스터의 크기는 저전위 버퍼단(300)과 다리 고전위하에서 동작하기에 적절한 크기로 설계된다. 상기한 저전위 버퍼단(300)의 각 트랜지스터 또한 저전위하에서 동작하기에 적절한 크기로 설계되는데, 상기한 트랜지스터의 크기를 결정하는 것은 본 발명의 기술 분야에 이미 널리 알려진 기술 사상이므로 그 상세한 설명을 생략한다.In addition, the high potential buffer stage 310 has a configuration similar to the low potential buffer stage 300, but uses the high potential detection signal as the power supply voltage, and its output is the high potential detection signal as the power supply voltage. It is driven by the second inverter 304 used. In addition, the size of each transistor is designed to be suitable to operate under the low potential buffer stage 300 and the bridge high potential. Each transistor of the low potential buffer stage 300 is also designed to be appropriately sized to operate at a low potential. Since the size of the transistor is well known in the art, the detailed description thereof is omitted. do.
상기 전위 레벨 감지기(320)으로부터 감지된 전원 전위 레벨이 소정의 기준 전위보다 낮은 경우에는 전위 레벨 감지기의 고전위 감지 신호(HVCC)는 로우이고 저전위 감지 신호(LVCC)는 하이이므로, 상기 저전위 버퍼단(300)이 동작하게 되며, 상기 감지 전원 전위 레벨이 상기 기준 전위보다 높은 경우에는 그 반대로 상기 고전위 감지 신호(HVCC)가 하이로 되고 상기 저전위 감지 신호(LVCC)가 로우로 되므로 상기 고전위 버퍼단(310)이 동작하게 된다. 따라서, 전원 전압의 변동에도 불구하도 안정된 동작이 가능하게 된다.When the power supply potential level detected by the potential level detector 320 is lower than a predetermined reference potential, the high potential detection signal HVCC of the potential level detector is low and the low potential detection signal LVCC is high. The buffer stage 300 is operated. When the detection power supply potential level is higher than the reference potential, the high potential detection signal HVCC goes high and the low potential detection signal LVCC goes low. The buffer stage 310 is operated. Thus, stable operation is possible despite the change in the power supply voltage.
본 발명에 의하면, 전원 전위를 소정의 기준 전위보다 낮은 경우와 높은 경우를 감지하여 그 각각의 경우에 최적인 버퍼단을 동작시킴으로써, 전원 전위의 변동에도 불구하고 안정된 입출력 전위 레벨을 확보할 수 있게 된다.According to the present invention, by detecting a case where the power supply potential is lower than a predetermined reference potential and high, and operating an optimal buffer stage in each case, a stable input / output potential level can be ensured in spite of fluctuations in the power supply potential. .
본 발명이 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명이 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, one of ordinary skill in the art will appreciate that the present invention is capable of various embodiments within the scope of the technical idea.
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