KR0136421B1 - Output of suppressing noise - Google Patents

Output of suppressing noise

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KR0136421B1
KR0136421B1 KR1019950012671A KR19950012671A KR0136421B1 KR 0136421 B1 KR0136421 B1 KR 0136421B1 KR 1019950012671 A KR1019950012671 A KR 1019950012671A KR 19950012671 A KR19950012671 A KR 19950012671A KR 0136421 B1 KR0136421 B1 KR 0136421B1
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Abstract

본 발명은 풀업 및 풀다운 트랜지스터를 동작시키는 신호의 레벨을 조절하여 피크 전류(peak current) 및 전류 변화량(di/dt)을 감소시켜 잡음을 억제시키는 출력 버퍼에 관한 것으로, 외부에서 입력되는 출력 인에이블 신호(POEIN)에 따라 데이타(SAIN)를 전송하는 데이타 전송수단을 구비하는 출력 버퍼에 있어서, 외부에서 입력되는 칩선택 신호(CSIN)에 따라 인에이블 되면 고전압을 감지하여 제어신호를 발생하는 제어신호 발생수단; 상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘하이’이면 상기 제어신호에 따라 ‘푸어 로우(poor low)’를 출력하는 제1반전수단; 상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘로우’이면 상기 제어신호에 따라 ‘푸어 하이(poor high)’를 출력하는 제2반전수단; 상기 제1반전수단의 출력에 따라 풀업 구동되는 풀업수단; 상기 제2반전수단의 출력에 따라 풀다운 구동되는 풀다운 수단을 구비하여 높은 전원전압의 동작을 개선시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer that suppresses noise by adjusting the level of a signal for operating pull-up and pull-down transistors to reduce peak current and current change amount (di / dt). An output buffer including data transmission means for transmitting data SAIN according to a signal POEIN, wherein the control signal detects a high voltage and generates a control signal when enabled according to an externally selected chip select signal CSIN. Generating means; First inverting means for inverting the output of the data transmitting means and outputting a "poor low" according to the control signal when the output of the data transmitting means is 'high'; Second inverting means for inverting the output of the data transmitting means and outputting "poor high" according to the control signal when the output of the data transmitting means is 'low'; Pull-up means driven in accordance with the output of the first inverting means; The pull-down means is driven in accordance with the output of the second inverting means has an effect of improving the operation of the high power supply voltage.

Description

잡음을 억제시키는 출력 버퍼Noise Suppression Output Buffers

제1도는 종래의 출력 버퍼 회로도,1 is a conventional output buffer circuit diagram,

제2도는 본 발명에 따른 출력 버퍼의 회로도,2 is a circuit diagram of an output buffer according to the present invention,

제3a도는 제2도의 전압 파형도,3a is a voltage waveform diagram of FIG.

제3b도는 제2도의 전류 파형도.3b is a current waveform diagram of FIG.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21:제어신호 발생부22:데이타 전송부21: control signal generator 22: data transmission unit

23:제1반전부24:제2반전부23: first inverted part 24: second inverted part

25:풀업부26:풀타운부25: Pull up part 26: Full town part

본 발명은 풀업 및 풀다운 트랜지스터를 동작시키는 신호의 레벨을 조절하여 피크 전류(peak current) 및 전류 변화량(di/dt)을 감소시켜 잡음을 억제시키는 출력 버퍼에 관한 것이다.The present invention relates to an output buffer that suppresses noise by adjusting a level of a signal for operating pull-up and pull-down transistors to reduce peak current and current variation (di / dt).

종래의 출력 버퍼는 제1도와 같이 출력 인에이블 신호(POEIN)로 인에이블되어 입력되는 데이타(SAIN)를 출력하되, 풀업 및 풀다운 동작을 턴-온(turn-on) 시켜주는 신호의 레벨이 전원전압(VDD) 및 접지전압(VSS)이다.The conventional output buffer outputs data SAIN, which is enabled by the output enable signal POEIN and outputs the input data as shown in FIG. 1, but the level of the signal that turns on the pull-up and pull-down operations is power. Voltage V DD and ground voltage V SS .

이때, 크기가 큰 출력 버퍼는 동작시에 발생하는 전류(피크 전류 및 전류변화량(di/dt))의 증가로 잡음이 발생할 우려가 있고, 이는 높은 전압에서의 동작에 장애가 되는 문제점이 있었다.In this case, a large output buffer may cause noise due to an increase in current generated during operation (peak current and amount of current change (di / dt)), which causes a problem in operating at a high voltage.

상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 본 발명은, 풀업 구동시 이를 턴-온 시켜주는 신호의 레벨을 NMOS 트랜지스터 문턱전압 만큼 레벨을 높여주고, 풀다운 구동시 이를 턴-온 시켜주는 신호의 레벨을 PMOS 트랜지스터 문턱전압 만큼 레벨을 낮추어 잡음을 억제시키는 출력 버퍼를 제공함에 그 목적이 있다.In order to solve the problems of the prior art as described above, the present invention, the signal level to increase the level of the signal to turn it on during the pull-up driving by the NMOS transistor threshold voltage, and to turn it on when pull-down driving The purpose is to provide an output buffer that suppresses noise by lowering the level of PMOS transistor by the threshold voltage.

상기 목적을 달성하기 위하여 본 발명은, 외부에서 입력되는 출력 인에이블신호(PIEIN)에 따라 데이타(SAIN)를 전송하는 데이타 전송수단을 구비하는 출력 버퍼에 있어서, 외부에서 입력되는 칩선택 신호(CSIN)에 따라 인에이블되면 고전압을 감지하여 제어신호를 발생하는 제어신호 발생수단; 상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘하이’이면 상기 제어신호에 따라 ‘푸어 로우(poor low)’를 출력하는 제1반전수단; 상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘로우’이면 상기 제어신호에 따라 ‘푸어하이(poor high)’를 출력하는 제2반전수단; 상기 제1반전수단의 출력에 따라 풀업 구동되는 풀업수단; 상기 제2반전수단의 출력에 따라 풀다운 구동되는 풀다운 수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an output buffer including data transmission means for transmitting data SAIN according to an externally enabled output enable signal PIEIN, wherein the chip selection signal CSIN is input externally. Control signal generating means for detecting a high voltage and generating a control signal when enabled in accordance with the embodiment First inverting means for inverting the output of the data transmitting means and outputting a "poor low" according to the control signal when the output of the data transmitting means is 'high'; Second inverting means for inverting the output of the data transmitting means and outputting 'poor high' according to the control signal when the output of the data transmitting means is 'low'; Pull-up means driven in accordance with the output of the first inverting means; And a pull-down means driven pull-down according to the output of the second inverting means.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

제2도는 본 발명에 따른 출력 버퍼의 회로도로서, 21은 제어신호 발생부, 22는 데이타 전송부, 23은 제1반전부, 24는 제2반전부, 25는 풀업부, 26은 풀다운부를 각각 나타낸다.2 is a circuit diagram of an output buffer according to the present invention, in which 21 is a control signal generator, 22 is a data transmission unit, 23 is a first inverting unit, 24 is a second inverting unit, 25 is a pull-up unit, and 26 is a pull-down unit, respectively. Indicates.

도면에 도시된 바와 같이 제어신호 발생부(21)는 외부에서 입력되는 칩선택신호(CSIN)에 따라 인에이블 되어 고전압 감지신호와 기준전압 신호(VREF)를 비교하여 제1 및 제2제어신호를 발생하고, 데이타 전송부(22)는 외부에서 입력되는 출력 인에이블 신호(POEIN)에 따라 데이타(SAIN)를 전송하며, 제1 및 제2반전부(23, 24)는 상기 제어신호 발생부(21)에서 출력되는 제1 및 제2 제어신호에 따라 상기 데이타 전송부(22)의 출력을 반전시키되, 제1반전부(23)는 고전압이 감지되고 데이타 전송부(21)의 출력이 ‘하이’이면 ‘푸어 로우(poor low)’를 출력하도록 구성되고, 제2반전부(24)는 고전압이 감지되고 데이타 전송부(21)의 출력이 ‘로우’이면 ‘푸어하이(poor high)’를 출력하도록 구성된다. 이러한 제어신호 발생부(21), 제1 및 제2반전부(23, 24)의 상세한 구성은 다음에 설명한다.As shown in the figure, the control signal generator 21 is enabled according to the chip selection signal CSIN input from the outside to compare the high voltage detection signal and the reference voltage signal V REF to the first and second control signals. Is generated, the data transmitter 22 transmits data SAIN according to an output enable signal POEIN input from the outside, and the first and second inverters 23 and 24 are the control signal generator. Inverting the output of the data transmitter 22 according to the first and second control signals output from 21, the first inverter 23 detects a high voltage and the output of the data transmitter 21 is' High 'to output a' poor low ', and the second inverting unit 24 detects a high voltage and outputs a' poor high 'if the output of the data transmitter 21 is'low'. It is configured to output. The detailed configurations of the control signal generator 21 and the first and second inverters 23 and 24 will be described later.

그리고, 풀업부(25)는 상기 제1반전부(23)의 출력에 따라 풀업 구동하고, 풀다운부(26)는 상기 제2반전부(24)의 출력에 따라 풀다운 구동한다.The pull-up part 25 drives the pull-up according to the output of the first inverting part 23, and the pull-down part 26 drives the pull-down according to the output of the second inverting part 24.

상기 제어신호 발생부(21)의 세부 구성을 살펴보면, 큰 저항값을 갖는 저항 R1에 의해서 약 전원전압-두배의 PMOS 트랜지스터의 문턱전압(VDD-2×VTP)의 레벨을 유지시켜주는 고전압 감지부(211), 외부에서 입력되는 칩선택 신호(CSIN)에 따라 상기 고전압 감지부(211)에서 출력되는 고전압 감지신호와 외부에서 입력되는 기준전압 신호(VREF)를 비교하는 차동증폭 비교부(212), 상기 칩선택 신호에 따라 전원전압(VDD)을 출력하는 PMOS 트랜지스터(213), 상기 차동증폭 비교부(212) 또는 PMOS 트랜지스터(213)의 출력을 입력으로 하여 제1제어신호를 출력하는 인버어터(214), 상기 인버어터(214)의 출력을 입력으로 하여 제2제어신호를 출력하는 인버어터(215)를 구비한다.Looking at the detailed configuration of the control signal generator 21, a high voltage that maintains the level of the threshold voltage (V DD -2 × V TP ) of the PMOS transistor about twice the power supply voltage by the resistor R1 having a large resistance value Differential amplification comparison unit for comparing the high voltage detection signal output from the high voltage detection unit 211 and the reference voltage signal V REF input from the external according to the sensing unit 211, the chip selection signal (CSIN) input from the outside 212, the first control signal is inputted with the output of the PMOS transistor 213, the differential amplifying comparison unit 212, or the PMOS transistor 213 that outputs a power supply voltage V DD according to the chip select signal. An inverter 214 for outputting, and an inverter 215 for outputting a second control signal with the output of the inverter 214 as an input.

상기 제1반전부(23)는 상기 데이타 전송부(21)에서 출력되는 데이타에 따라 풀업 구동하는 PMOS 트랜지스터(MP1), 상기 제1제어신호를 게이트로 입력받고 소스가 접지되는 NMOS 트랜지스터(MN2), 상기 제2제어신호를 게이트로 입력받고 소스가 접지되며 드레인이 상기 NMOS 트랜지스터(MN2)의 드레인에 연결되는 PMOS 트랜지스터(MP2), 게이트와 드레인이 상기 PMOS 트랜지스터(MP2)의 드레인에 연결되고 소스가 접지되는 NMOS 트랜지스터(MN3), 상기 데이타 전송부(21)에서 출력되는 데이타를 게이트로 입력받고 소스가 상기 NMOS 트랜지스터(MN3)의 드레인에 연결되며 드레인이 상기 PMOS 트랜지스터(MP1)의 드레인에 연결되는 NMOS 트랜지스터(MN1)를 구비한다.The first inverting unit 23 is a PMOS transistor MP1 for driving pull-up according to the data output from the data transfer unit 21, and an NMOS transistor MN2 whose source is grounded by receiving the first control signal as a gate. A PMOS transistor (MP2) having the second control signal input to a gate, a source being grounded, and a drain connected to a drain of the NMOS transistor (MN2); a gate and a drain connected to a drain of the PMOS transistor (MP2) Is connected to the NMOS transistor MN3 and the data output from the data transfer unit 21 are gated, a source is connected to the drain of the NMOS transistor MN3, and the drain is connected to the drain of the PMOS transistor MP1. NMOS transistor MN1 is provided.

그리고, 상기 제2반전부(24)는 상기 제1제어신호를 게이트로 입력받고 소스로 전원전압(VDD)을 입력받는 NMOS 트랜지스터(MN4), 제2제어신호를 게이트로 입력받고 소스로 전원전압(VDD)을 입력받으며 드레인이 상기 NMOS 트랜지스터(MN4)의 드레인에 연결되는 PMOS 트랜지스터(MP3), 소스로 전원전압(VDD)을 입력받고 게이트와 드레인이 상기 PMOS 트랜지스터(MP3)의 드레인에 연결되는 PMOS 트랜지스터(MP4), 상기 데이타 전송부(21)의 출력을 게이트로 입력받고 소스가 상기 NMOS 트랜지스터(MN4)의 드레인에 연결되는 PMOS 트랜지스터(MP5), 상기 데이타 전송부(21)의 출력을 게이트로 입력받고 소스가 접지되며 드레인이 상기 PMOS 트랜지스터(MP5)의 드레인에 연결되는 NMOS 트랜지스터(MN5)를 구비한다.The second inverting unit 24 receives the first control signal through a gate and receives a power supply voltage V DD as a source. The second inverting unit 24 receives a second control signal through a gate and supplies power to a source. voltage PMOS transistor (MP3), receiving a power supply voltage (V DD) to the source-drain of the gate and drain of the PMOS transistor (MP3) the receive input to (V DD) a drain connected to the drain of the NMOS transistor (MN4) A PMOS transistor MP4 connected to the PMOS transistor MP4 connected to a gate thereof and a source connected to a drain of the NMOS transistor MN4. An NMOS transistor MN5 having an output as a gate, a source grounded, and a drain connected to the drain of the PMOS transistor MP5 is provided.

상기와 같이 구성되는 출력 버퍼의 동작을 살펴보면 다음과 같다.The operation of the output buffer configured as described above is as follows.

먼저, 상기 고전압 감지신호가 기준전압 신호보다 레벨이 낮을때 상기 제어신호 발생부(21)의 제1제어신호는 ‘하이’가 되고, 제2제어신호는 ‘로우’가 되어 종래의 출력 버퍼와 같이 동작하게 된다.First, when the high voltage detection signal has a lower level than the reference voltage signal, the first control signal of the control signal generator 21 becomes 'high' and the second control signal becomes 'low' so that the conventional output buffer Will work together.

그러나, 전원전압(VDD)이 올라감에 따라 고전압 감지신호가 기준전압 신호보다 레벨이 높아지면 제1제어신호는 ‘로우’가 되고, 제2제어신호는 ‘하이’가 된다. 그리고, 출력 인에이블 신호가 ‘하이’이고 데이타가 ‘하이’일때(출력은 ‘하이’가 된다) 트랜지스터(MN2, MP2)는 오프되고, 트랜지스터(MN3)에 의해 제1반전부(23)의 출력이 NMOS 문턱전압이 된다.However, as the power supply voltage V DD increases, when the high voltage detection signal becomes higher than the reference voltage signal, the first control signal becomes 'low' and the second control signal becomes 'high'. Then, when the output enable signal is 'high' and the data is 'high' (the output is 'high'), the transistors MN2 and MP2 are turned off, and the transistor MN3 of the first inverting portion 23 is turned off. The output becomes the NMOS threshold voltage.

따라서, 상기 제1반전부(23)의 출력에 따라 구동되는 풀업부(25)는 그 흐르는 전류가 종래의 인버어터 출력이 0V일 때 풀업부에 흐르는 전류보다 감소하게 된다.Therefore, the pull-up part 25 driven according to the output of the first inverting part 23 reduces the current flowing through the pull-up part when the conventional inverter output is 0V.

한편, 제1제어신호는 ‘로우’가 되고, 제2제어신호는 ‘하이’일 때, 출력 인에이블 신호가 ‘하이’이고 데이타가 ‘로우’이면(출력은 ‘로우’가 된다) 트랜지스터(MN4, MP3)가 오프되고, 트랜지스터(MP4)로 인해 제2반전부(24)의 출력이 전원전압(VDD)-PMOS 트랜지스터(VTP)가 됨으로써 종래의 전원전압(VDD)일 때 흐르는 전류보다 감소하게 된다.On the other hand, when the first control signal is 'low' and the second control signal is 'high', when the output enable signal is 'high' and the data is 'low' (the output is 'low'), the transistor ( MN4 and MP3 are turned off and the output of the second inverting portion 24 becomes the power supply voltage V DD -PMOS transistor V TP due to the transistor MP4, which flows when the conventional power supply voltage V DD . It will be less than the current.

제3a도는 제2도의 전압 파형도, 제3b도는 제2도의 전류 파형도로서, a는 제2반전부(24)의 출력 전압, a'은 제1반전부(23)의 출력 전압, b는 종래의 풀업 풀다은 구동시 전류, b'은 본 발명에 따른 풀업 풀다운 구동시 전류를 각각 나타낸다.3a is a voltage waveform diagram of FIG. 2, and FIG. 3b is a current waveform diagram of FIG. 2, where a is an output voltage of the second inverting portion 24, a 'is an output voltage of the first inverting portion 23, and b is Conventional pull-up pull-up current, b 'represents the current in the pull-up pull-down drive according to the present invention, respectively.

도면에 도시된 바와같은 출력 버퍼의 풀업 트랜지스터를 구동시키는 신호레벨을 0V에서 NMOS 트랜지스터 문턱전압(VTN)으로, 풀다운 트랜지스터를 구동시키는 신호레벨을 전원전압(VDD)에서 전원전압-PMOS 트랜지스터 문턱전압(VDD-VTP)으로 만들어줌으로서 제3b도와 같이 출력버퍼의 피크 전류 및 전류 변화량을 감소시킨다.As shown in the figure, the signal level for driving the pull-up transistor of the output buffer is from 0 V to the NMOS transistor threshold voltage V TN , and the signal level for driving the pull-down transistor is from the power supply voltage V DD to the power supply voltage-PMOS transistor threshold. By making the voltage V DD -V TP , the peak current and the current variation of the output buffer are reduced as shown in FIG. 3b.

상기한 바에 의하면 본 발명은 잡음의 주원인인 피크 전류(peak current) 및 전류 변화량(di/dt)을 억제하여 높은 전원전압의 동작을 개선시키는 효과가 있다.According to the above, the present invention has the effect of improving the operation of the high power supply voltage by suppressing the peak current (peak current) and the current change amount (di / dt) which is the main cause of noise.

Claims (4)

외부에서 입력되는 출력 인에이블 신호(POEIN)에 따라 데이타(SAIN)를 전송하는 데이타 전송수단을 구비하는 출력 버퍼에 있어서,An output buffer comprising data transmission means for transmitting data SAIN in accordance with an output enable signal POEIN input from an external device. 외부에서 입력되는 칩선택 신호(CSIN)에 따라 인에이블 되면 고전압을 감지하여 제어신호를 발생하는 제어신호 발생수단;Control signal generating means for detecting a high voltage and generating a control signal when enabled according to an externally selected chip select signal CSIN; 상기 데이타 전송수단의 출력을 반전시키되, 사기 데이타 전송수단의 출력이 ‘하이’이면 상기 제어신호에 따라 ‘푸어 로우(poor low)’출력하는 제1반전수단;First inverting means for inverting the output of the data transmitting means and outputting a "poor low" according to the control signal if the output of the fraudulent data transmitting means is "high"; 상기 데이타 전송수단의 출력을 반전시키되, 상기 데이타 전송수단의 출력이 ‘로우’이면 상기 제어신호에 따라 ‘푸어 하이(poor high)’를 출력하는 제2반전수단;Second inverting means for inverting the output of the data transmitting means and outputting "poor high" according to the control signal when the output of the data transmitting means is 'low'; 상기 제1반전수단의 출력에 따라 풀업 구동되는 풀업수단;Pull-up means driven in accordance with the output of the first inverting means; 상기 제2반전수단의 출력에 따라 풀다운 구동되는 풀다운 수단을 구비하는 것을 특징으로 하는 잡음을 억제시키는 출력 버퍼.And a pull-down means pull-down driven in response to the output of the second inverting means. 제1항에 있어서, 상기 제어신호 발생수단은,The method of claim 1, wherein the control signal generating means, 전원전압(VDD)에서 소정의 PMOS 트랜지스터 문턱전압(VTP)을 뺀 레벨을 유지시켜주는 고전압 감지수단;High voltage sensing means for maintaining a level obtained by subtracting a predetermined PMOS transistor threshold voltage V TP from a power supply voltage V DD ; 외부에서 입력되는 칩선택 신호(CSIN)에 따라 상기 고전압 감지수단의 출력(고전압 감지신호)과 외부에서 입력되는 기준전압 신호(VREF)를 비교하는 차동증폭 비교수단;Differential amplification comparison means for comparing the output of the high voltage detection means (high voltage detection signal) and the reference voltage signal V REF input from the outside according to an externally selected chip selection signal CSIN; 상기 칩선택 신호에 따라 상기 차동증폭 비교수단의 출력단과 전원전압(VDD)인가단을 절체하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 잡음을 억제시키는 출력 버퍼.And a PMOS transistor for switching between an output terminal of the differential amplifying comparison means and a power supply voltage (V DD ) in accordance with the chip select signal. 제1항에 있어서, 상기 제1반전수단은,The method of claim 1, wherein the first inverting means, 상기 데이타 전송수단에서 출력되는 데이타에 따라 풀업 구동되는 제1 PMOS 트랜지스터;A first PMOS transistor driven in accordance with data output from the data transfer means; 상기 제어신호를 게이트로 입력받고 소스가 접지되는 제1 NMOS 트랜지스터;A first NMOS transistor receiving the control signal as a gate and having a source grounded; 상기 제어신호의 반전값을 게이트로 입력받고 소스가 접지되며 드레인이 상기 제1 NMOS 트랜지스터의 드레인에 연결되는 제2 PMOS 트랜지스터;A second PMOS transistor receiving an inverted value of the control signal as a gate, a source being grounded, and a drain connected to a drain of the first NMOS transistor; 게이트와 드레인이 상기 제2 PMOS 트랜지스터의 드레인에 연결되고 소스가 접지되는 제2 NMOS 트랜지스터;A second NMOS transistor having a gate and a drain connected to the drain of the second PMOS transistor and having a source grounded; 상기 데이타 전송수단에서 출력되는 데이타를 게이트로 입력받고 소스가 상기 제2 NMOS 트랜지스터의 드레인에 연결되며 드레인이 상기 제1 PMOS 트랜지스터의 드레인에 연결되는 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 잡음을 억제시키는 출력 버퍼.And a third NMOS transistor having a data output from the data transfer means as a gate, a source connected to a drain of the second NMOS transistor, and a drain connected to a drain of the first PMOS transistor. Output buffer to suppress. 제1항에 있어서, 상기 제2반전수단은,The method of claim 1, wherein the second inverting means, 상기 제어신호를 게이트로 입력받고 소스로 전원전압(VDD) 을 입력받는 제4 NMOS 트랜지스터;A fourth NMOS transistor receiving the control signal through a gate and receiving a power supply voltage V DD as a source; 상기 제어신호의 반전값을 게이트로 입력받고 소스로 전원전압(VDD)을 입력 받으며 드레인이 상기 제4 NMOS 트랜지스터의 드레인에 연결되는 제3 PMOS 트랜지스터;A third PMOS transistor receiving an inverted value of the control signal as a gate, a power supply voltage V DD as a source, and a drain connected to the drain of the fourth NMOS transistor; 소스로 전원전압(VDD)을 입력받고 게이트와 드레인이 상기 제3 PMOS 트랜지스터의 드레인에 연결되는 제4 PMOS 트랜지스터;A fourth PMOS transistor receiving a power supply voltage V DD as a source and having a gate and a drain connected to a drain of the third PMOS transistor; 상기 데이타 전송수단의 출력을 게이트로 입력받고 소스가 상기 제4 NMOS 트랜지스터의 드레인에 연결되는 제5 PMOS 트랜지스터;A fifth PMOS transistor receiving an output of the data transfer means as a gate and having a source connected to a drain of the fourth NMOS transistor; 상기 데이타 전송수단의 출력을 게이트로 입력받고 소스가 접지되며 드레인이 상기 제5 PMOS 트랜지스터의 드레인에 연결되는 제5 NMOS 트랜지스터;를 구비하는 것을 특징으로 하는 잡음을 억제시키는 출력 버퍼.And a fifth NMOS transistor receiving an output of the data transfer means as a gate, a source being grounded, and a drain connected to the drain of the fifth PMOS transistor.
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* Cited by examiner, † Cited by third party
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