KR20180061862A - Floating N-Well Circuit and Electronic device including the same - Google Patents

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KR20180061862A KR1020160161507A KR20160161507A KR20180061862A KR 20180061862 A KR20180061862 A KR 20180061862A KR 1020160161507 A KR1020160161507 A KR 1020160161507A KR 20160161507 A KR20160161507 A KR 20160161507A KR 20180061862 A KR20180061862 A KR 20180061862A
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Abstract

An embodiment of the present invention relates to a floating N-well circuit comprising: a first PMOS transistor including a first drain, a first gate to which a voltage of first power is applied, a first source connected to an input/output terminal, and a first bulk node; a second PMOS transistor including a second gate, a second source to which a first voltage of the first power is provided, a second drain connected to the first drain, and a second bulk node; a third PMOS transistor including a third gate to which the first voltage of the first power is provided, a third drain connected to the second gate, a third source connected to the input/output terminal, and a third bulk node; a floating N-well node connected to the first bulk node, the second bulk node, and an access node of the first drain and the second drain; and a terminal voltage detection unit detecting the voltage of the input/output terminal and providing a second voltage of second power to an access node of the third drain and the second gate based on the detection result. Accordingly, a bias voltage of N-well of a PMOS transistor in a driver is able to be stably maintained in an output mode.

Description

플로팅 N웰 회로 및 이를 포함하는 전자 소자{Floating N-Well Circuit and Electronic device including the same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a floating N-well circuit and an electronic device including the floating N-well circuit.

실시 예는 플로팅 N웰 회로 및 이를 포함하는 전자 소자에 관한 것이다.An embodiment relates to a floating N well circuit and an electronic device including the same.

전자 소자의 입출력 회로는 전자 장치의 내부 회로와 전자 장치 밖의 외부 회로 간의 전기적 인터페이스로 기능할 수 있다. 전자 장치의 입출력 회로는 내부 회로와 외부 회로 간의 전압 신호를 송신 또는 수신할 수 있다.The input / output circuit of the electronic device can function as an electrical interface between an internal circuit of the electronic device and an external circuit outside the electronic device. The input / output circuit of the electronic device can transmit or receive the voltage signal between the internal circuit and the external circuit.

전자 소자의 입출력 회로는 내부 회로와 외부 회로 간에 전기적 절연(electrical isolation)을 제공하는 경우, 또는 내부 회로가 외부 회로와 다른 레벨의 전압에서 동작하는 경우에 유용할 수 있다.An input / output circuit of an electronic device may be useful when providing electrical isolation between an internal circuit and an external circuit, or when the internal circuit operates at a different level of voltage than the external circuit.

일반적으로 입출력 회로는 출력의 역할을 하는 출력 드라이버(output driver)를 포함할 수 있다. 출력 드라이버는 PMOS와 NMOS의 드레인 전압 특성을 이용할 수 있고, NMOS의 P-웰(Well) 바이어스로는 그라운드가 제공될 수 있고, PMOS의 N_웰 바이어스는 전원 전압이 제공될 수 있다.In general, the input / output circuit may include an output driver serving as an output. The output driver may utilize the drain voltage characteristics of the PMOS and NMOS, the ground may be provided by the P-well bias of the NMOS, and the N_well bias of the PMOS may be provided by the power supply voltage.

실시 예는 출력 모드일 때 드라이버의 PMOS 트랜지스터의 벌크, 예컨대, N-웰(Well)의 바이어스 전압을 안정적으로 유지할 수 있고, 페일 세이프 기능을 제공할 수 있고, 허용 모드에서 플로팅 N웰 회로의 소자들의 내압 이상의 전압을 갖는 수신 신호를 입출력 터미널 패드로 수신할 수 있는 플로팅 N웰 회로 및 이를 포함하는 전자 소자를 제공한다.The embodiment can stably maintain the bulk of the PMOS transistor of the driver, e.g., the N-well in the output mode, and can provide a fail-safe function, and in the permissive mode, Output terminal pads, and an electronic device including the floating N-well circuit.

제1 실시 예에 따른 풀로팅 N웰 회로는 제1 드레인, 제1 전원의 전압이 인가되는 제1 게이트, 입출력 터미널과 연결되는 제1 소스, 및 제1 벌크 노드를 포함하는 제1 PMOS 트랜지스터; 제2 게이트, 상기 제1 전원의 제1 전압이 제공되는 제2 소스, 상기 제1 드레인과 연결되는 제2 드레인, 및 제2 벌크 노드를 포함하는 제2 PMOS 트랜지스터; 상기 제1 전원의 제1 전압이 제공되는 제3 게이트, 상기 제2 게이트와 연결되는 제3 드레인, 상기 입출력 터미널과 연결되는 제3 소스, 및 제3 벌크 노드를 포함하는 제3 PMOS 트랜지스터; 상기 제1 벌크 노드, 및 상기 제2 벌크 노드, 및 상기 제1 드레인과 상기 제2 드레인의 접속 노드와 연결되는 플로팅 N웰 노드; 및 상기 입출력 터미널의 전압을 감지하고, 감지한 결과에 기초하여 제2 전원의 제2 전압을 상기 제3 드레인과 상기 제2 게이트의 접속 노드에 제공하는 터미널 전압 감지부를 포함한다.A first PMOS transistor including a first drain, a first gate to which a voltage of the first power source is applied, a first source connected to the input / output terminal, and a first bulk node; A second PMOS transistor having a second gate, a second source supplied with a first voltage of the first power supply, a second drain coupled to the first drain, and a second bulk node; A third PMOS transistor having a third gate to which a first voltage of the first power supply is supplied, a third drain coupled to the second gate, a third source coupled to the input / output terminal, and a third bulk node; A floating N well node coupled to the first bulk node, the second bulk node, and the connection node of the first drain and the second drain; And a terminal voltage sensing unit for sensing a voltage of the input / output terminal and providing a second voltage of the second power source to the connection node of the third drain and the second gate based on the sensed result.

상기 터미널 전압 감지부는 제4 PMOS 트랜지스터, 및 NMOS 트랜지스터를 포함하며, 상기 제4 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트는 서로 연결되고, 상기 제3 PMOS 트랜지스터의 제3 소스 및 상기 입출력 터미널에 연결되고, 상기 제4 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인은 서로 연결되고, 상기 출력 노드는 상기 제3 드레인과 상기 제2 게이트의 접속 노드와 연결되고, 상기 제4 PMOS 트랜지스터의 소스와 상기 NMOS 트랜지스터의 소스는 서로 연결되고, 상기 제2 전원의 제2 전압은 상기 제4 PMOS 트랜지스터의 소스와 상기 NMOS 트랜지스터의 소스에 제공될 수 있다.Wherein the terminal voltage sensing unit includes a fourth PMOS transistor and an NMOS transistor, the gate of the fourth PMOS transistor and the gate of the NMOS transistor being connected to each other, the third source of the third PMOS transistor and the input / Wherein the drain of the fourth PMOS transistor and the drain of the NMOS transistor are connected to each other, the output node is connected to the connection node of the third drain and the second gate, the source of the fourth PMOS transistor, The sources of the transistors may be connected to each other and a second voltage of the second power source may be provided to the source of the fourth PMOS transistor and the source of the NMOS transistor.

상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 클 수 있다.The first voltage of the first power source may be greater than the second voltage of the second power source.

상기 플로팅 N웰 노드는 상기 제3 벌크 노드와 연결될 수 있다.The floating N well node may be coupled to the third bulk node.

상기 제4 PMOS 트랜지스터는 제4 벌크 노드를 더 포함할 수 있고, 상기 제4 벌크 노드에는 상기 제1 전원의 제1 전압이 제공될 수 있다.The fourth PMOS transistor may further include a fourth bulk node, and the fourth bulk node may be provided with a first voltage of the first power source.

제2 실시 예에 따른 플로팅 N웰 회로는 제1 드레인, 제1 전원의 전압이 인가되는 제1 게이트, 입출력 터미널과 연결되는 제1 소스, 및 제1 벌크 노드를 포함하는 제1 PMOS 트랜지스터; 제2 게이트, 상기 제1 전원의 제1 전압이 제공되는 제2 소스, 상기 제1 드레인과 연결되는 제2 드레인, 및 제2 벌크 노드를 포함하는 제2 PMOS 트랜지스터; 상기 제1 전원의 제1 전압이 제공되는 제3 게이트, 상기 제2 게이트와 연결되는 제3 드레인, 상기 입출력 터미널과 연결되는 제3 소스, 및 제3 벌크 노드를 포함하는 제3 PMOS 트랜지스터; 상기 제1 벌크 노드, 및 상기 제2 벌크 노드, 및 상기 제1 드레인과 상기 제2 드레인의 접속 노드와 연결되는 플로팅 N웰 노드; 및 제4 소스, 상기 제1 전원의 제1 전압이 제공되는 제4 게이트, 및 상기 제2 게이트와 상기 제3 드레인의 접속 노드에 연결되는 제4 드레인을 포함하는 제1 NMOS 트랜지스터; 제5 드레인, 상기 제3 게이트와 연결되고 상기 제1 전원의 제1 전압이 제공되는 제5 게이트, 및 상기 입출력 터미널에 연결되는 제5 소스를 포함하는 제2 NMOS 트랜지스터; 제6 소스, 제1 제어 신호가 제공되는 제6 게이트, 및 상기 제4 소스와 연결되는 제6 드레인을 포함하는 제3 NMOS 트랜지스터; 및 상기 입출력 터미널의 전압을 감지하고 감지한 결과에 기초하여, 제2 전원의 제2 전압을 상기 제6 소스로 출력하는 터미널 전압 감지부를 포함한다.The floating N well circuit according to the second embodiment includes: a first PMOS transistor including a first drain, a first gate to which a voltage of the first power source is applied, a first source connected to the input / output terminal, and a first bulk node; A second PMOS transistor having a second gate, a second source supplied with a first voltage of the first power supply, a second drain coupled to the first drain, and a second bulk node; A third PMOS transistor having a third gate to which a first voltage of the first power supply is supplied, a third drain coupled to the second gate, a third source coupled to the input / output terminal, and a third bulk node; A floating N well node coupled to the first bulk node, the second bulk node, and the connection node of the first drain and the second drain; A first NMOS transistor including a fourth source, a fourth gate provided with a first voltage of the first power source, and a fourth drain coupled to a connection node of the second gate and the third drain; A fifth NMOS transistor having a fifth drain, a fifth gate coupled to the third gate and provided with a first voltage of the first power supply, and a fifth source coupled to the input / output terminal; A third NMOS transistor including a sixth source, a sixth gate provided with a first control signal, and a sixth drain coupled to the fourth source; And a terminal voltage sensing unit for outputting a second voltage of the second power source to the sixth source based on a result of sensing and sensing a voltage of the input / output terminal.

상기 터미널 전압 감지부는 제4 PMOS 트랜지스터, 및 제4 NMOS 트랜지스터를 포함할 수 있고, 상기 제4 PMOS 트랜지스터의 게이트와 상기 제4 NMOS 트랜지스터의 게이트는 서로 연결되고, 상기 제2 NMOS 트랜지스터의 제5 드레인에 연결되고, 상기 제4 PMOS 트랜지스터의 드레인과 상기 제4 NMOS 트랜지스터의 드레인은 서로 연결되고, 상기 제6 소스에 연결되고, 제4 PMOS 트랜지스터의 소스와 상기 제4 NMOS 트랜지스터의 소스는 서로 연결되고, 상기 제2 전원의 제2 전압은 제4 PMOS 트랜지스터의 소스와 상기 제4 NMOS 트랜지스터의 소스에 제공될 수 있다.The terminal voltage sensing unit may include a fourth PMOS transistor and a fourth NMOS transistor. The gate of the fourth PMOS transistor and the gate of the fourth NMOS transistor may be connected to each other. A fifth drain A drain of the fourth PMOS transistor and a drain of the fourth NMOS transistor are connected to each other and connected to the sixth source, and a source of the fourth PMOS transistor and a source of the fourth NMOS transistor are connected to each other And a second voltage of the second power supply may be provided to a source of the fourth PMOS transistor and a source of the fourth NMOS transistor.

상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 클 수 있다.The first voltage of the first power source may be greater than the second voltage of the second power source.

상기 플로팅 N웰 노드는 상기 제3 벌크 노드와 연결될 수 있다.The floating N well node may be coupled to the third bulk node.

상기 제4 PMOS 트랜지스터는 제4 벌크 노드를 더 포함할 수 있고, 상기 제4 벌크 노드에는 상기 제1 전원의 제1 전압이 제공될 수 있다.The fourth PMOS transistor may further include a fourth bulk node, and the fourth bulk node may be provided with a first voltage of the first power source.

상기 입출력 터미널에는 상기 제1 전원의 제1 전압보다 높은 제3 전압이 인가될 수 있다.And a third voltage higher than the first voltage of the first power source may be applied to the input / output terminal.

실시 예에 따른 전자 소자는 데이터 및 제어 신호를 출력하는 내부 회로; 상기 데이터 및 상기 제어 신호를 논리 연산하고, 논리 연산된 결과에 따른 제1 로직 신호, 및 제2 로직 신호를 생성하는 입출력 제어부; PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 제1 및 제2 로직 신호들에 기초하여 풀 다운 또는 풀 업 동작을 수행하는 드라이버; 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 접속 노드와 연결되는 입출력 터미널; 및 제1 실시 예에 따른 플로팅 N웰 회로를 포함하며, 상기 플로팅 N웰 회로의 상기 플로팅 N웰 노드는 상기 드라이버의 PMOS 트랜지스터의 벌크 노드와 연결될 수 있다.An electronic device according to an embodiment includes internal circuitry for outputting data and control signals; An input / output control unit for logically operating the data and the control signal, and generating a first logic signal and a second logic signal according to a logic operation result; A driver including a PMOS transistor and an NMOS transistor, the driver performing a pull-down or pull-up operation based on the first and second logic signals; An input / output terminal connected to a connection node between the PMOS transistor and the NMOS transistor; And a floating N well circuit according to the first embodiment, wherein the floating N well node of the floating N well circuit may be connected to a bulk node of the PMOS transistor of the driver.

다른 실시 예에 따른 전자 소자는 데이터 및 제2 제어 신호를 출력하는 내부 회로; 상기 데이터 및 상기 제어 신호를 논리 연산하고, 논리 연산된 결과에 따른 제1 로직 신호, 및 제2 로직 신호를 생성하는 입출력 제어부; PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 제1 및 제2 로직 신호들에 기초하여 풀 다운 또는 풀 업 동작을 수행하는 드라이버; 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 접속 노드와 연결되는 입출력 터미널; 및 제2 실시 예에 따른 플로팅 N웰 회로를 포함하며, 상기 플로팅 N웰 회로의 상기 플로팅 N웰 노드는 상기 드라이버의 PMOS 트랜지스터의 벌크 노드와 연결된다.An electronic device according to another embodiment includes internal circuitry for outputting data and a second control signal; An input / output control unit for logically operating the data and the control signal, and generating a first logic signal and a second logic signal according to a logic operation result; A driver including a PMOS transistor and an NMOS transistor, the driver performing a pull-down or pull-up operation based on the first and second logic signals; An input / output terminal connected to a connection node between the PMOS transistor and the NMOS transistor; And a floating N well circuit according to the second embodiment, wherein the floating N well node of the floating N well circuit is connected to the bulk node of the PMOS transistor of the driver.

상기 제1 제어 신호와 상기 제2 제어 신호는 동일한 위상을 갖는 신호일 수 있다.The first control signal and the second control signal may be signals having the same phase.

상기 제1 제어 신호와 상기 제2 제어 신호가 하이 레벨일 때, 상기 데이터를 상기 입출력 터미널로 출력하는 출력 모드로 동작될 수 있다.And outputting the data to the input / output terminal when the first control signal and the second control signal are at a high level.

상기 제1 제어 신호와 상기 제2 제어 신호가 로우 레벨일 때, 상기 입출력 터미널로 데이터를 수신하기 위한 수신 모드로 동작될 수 있다.Output terminal to receive data when the first control signal and the second control signal are at a low level.

실시 예는 출력 모드일 때 드라이버의 PMOS 트랜지스터의 벌크, 예컨대, N-웰(Well)의 바이어스 전압을 안정적으로 유지할 수 있고, 페일 세이프 기능을 제공할 수 있고, 허용 모드에서 플로팅 N웰 회로의 소자들의 내압 이상의 전압을 갖는 수신 신호를 입출력 터미널 패드로 수신할 수 있다.The embodiment can stably maintain the bulk of the PMOS transistor of the driver, e.g., the N-well in the output mode, and can provide a fail-safe function, and in the permissive mode, The input / output terminal pad can receive a reception signal having a voltage equal to or higher than the breakdown voltage.

도 1은 실시 예에 따른 전자 소자의 구성도를 나타낸다.
도 2는 도 1에 도시된 플로팅 N웰 회로의 일 실시 예를 나타낸다.
도 3은 도 1의 입출력 회로의 출력 모드일 때의 출력을 나타내는 타이밍도이다.
도 4는 도 1의 입출력 회로의 허용 모드일 때의 출력을 나타내는 타이밍도이다.
도 5는 도 1의 입출력 회로의 페일 세이프 모드일 때의 출력을 나타내는 타이밍도이다.
도 6은 다른 실시 예에 따른 플로팅 N웰 회로를 나타낸다.Fig. 1 shows a configuration diagram of an electronic device according to an embodiment.
2 shows an embodiment of the floating N well circuit shown in FIG.
Fig. 3 is a timing chart showing an output when the input / output circuit of Fig. 1 is in the output mode. Fig.
4 is a timing chart showing an output when the input / output circuit of Fig. 1 is in the permitting mode.
5 is a timing chart showing an output when the input / output circuit of Fig. 1 is in the fail-safe mode.
6 shows a floating N well circuit according to another embodiment.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.

실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In describing an embodiment, when it is described as being formed "on or under" of each element, an upper or lower (on or under) Wherein both elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.

또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.Also, the terms "first" and "second", "upper / upper / upper" and "lower / lower / lower" used in the following description are intended to mean any physical or logical relationship or order May be used solely to distinguish one entity or element from another entity or element, without necessarily requiring or implying that such entity or element is a separate entity or element. The same reference numerals denote the same elements throughout the description of the drawings.

"플로트(float) 또는 플로팅(floating)" 이라는 용어는 상세한 설명에서 회로의 특정 부분이 임의의 특정 전압 값에 한정되지 않는다는 것을 나타내는데 사용될 수 있다.The term "float or floating" may be used in the detailed description to indicate that a particular portion of the circuit is not limited to any particular voltage value.

도 1은 실시 예에 따른 전자 소자(100)의 구성도를 나타낸다.1 shows a configuration diagram of an electronic device 100 according to an embodiment.

도 1을 참조하면, 전자 소자(100)는 내부 회로(110), 입출력 제어부(120), 및 입출력 회로(130)를 포함한다.1, an electronic device 100 includes an internal circuit 110, an input / output control unit 120, and an input / output circuit 130.

내부 회로(110)는 데이터(DATA), 및 제어 신호(CON)를 입출력 제어부(120)로 제공한다.The internal circuit 110 provides data (DATA) and a control signal (CON) to the input / output control unit 120.

예컨대, 내부 회로(110)는 데이터(DATA)를 증폭하고, 증폭된 결과를 입출력 제어부(120)로 출력하는 제1 증폭기(101), 및 제어 신호(CON)를 증폭하고 증폭된 결과를 입출력 제어부(120)로 출력하는 제2 증폭기(102)를 포함할 수 있다.For example, the internal circuit 110 includes a first amplifier 101 for amplifying the data DATA and outputting the amplified result to the input / output control unit 120, and a second amplifier 101 for amplifying the control signal CON and outputting the amplified result to the input / And a second amplifier 102 for outputting the amplified signal to the amplifier 120.

예컨대, 제1 및 제2 증폭기들(101, 102) 각각은 버퍼(buffer), 연산 증폭기, 차동 증폭기, 또는 인버터 형태일 수 있으나, 이에 한정되는 것은 아니다.For example, each of the first and second amplifiers 101 and 102 may be in the form of a buffer, an operational amplifier, a differential amplifier, or an inverter, but is not limited thereto.

또한 내부 회로(110)는 입출력 회로(130)로부터 제공되는 신호(Y)를 수신하고, 수신된 결과를 증폭하여 출력하는 제3 증폭기(103)를 포함할 수 있다. 예컨대, 제3 증폭기(103)는 버퍼(buffer), 연산 증폭기, 차동 증폭기, 또는 인버터 형태일 수 있으나, 이에 한정되는 것은 아니다.The internal circuit 110 may further include a third amplifier 103 for receiving the signal Y provided from the input / output circuit 130 and for amplifying and outputting the received result. For example, the third amplifier 103 may be in the form of a buffer, an operational amplifier, a differential amplifier, or an inverter, but is not limited thereto.

입출력 제어부(120)는 내부 회로(110)로부터 제공된 데이터(DATA), 및 제어 신호(CON)에 기초하여, 입출력 회로(130)의 드라이버(210)의 구동을 제어하는 제1 및 제2 로직 신호들(CS1, CS2)을 생성한다.The input / output control unit 120 controls the driving of the driver 210 of the input / output circuit 130 based on the data (DATA) provided from the internal circuit 110 and the control signal CON, (CS1, CS2).

입출력 제어부(120)는 내부 회로(110)로부터 데이터(DATA), 및 제어 신호(CON)를 수신하고, 수신된 데이터(DATA), 및 제어 신호(CON)를 논리 연산하고, 논리 연산된 결과를 입출력 회로(130)에 제공한다.The input / output control unit 120 receives the data (DATA) and the control signal (CON) from the internal circuit 110 and performs logic operation on the received data (DATA) and the control signal (CON) And provides it to the input / output circuit 130.

예컨대, 입출력 제어부(120)는 데이터(DATA), 및 제어 신호(CON)를 논리 연산하고, 논리 연산한 결과에 따른 제1 로직 신호(CS1) 및 제2 로직 신호(CS2)를 생성하고, 생성된 제1 및 제2 로직 신호들(CS1, CS2)을 입출력 회로(130)에 제공할 수 있다.For example, the input / output control unit 120 performs logic operation on the data DATA and the control signal CON, generates the first logic signal CS1 and the second logic signal CS2 according to the logical operation result, And provide the first and second logic signals (CS1, CS2) to the input / output circuit (130).

입출력 제어부(120)는 제1 인버터(111), 제1 NAND 게이트(121), 및 제1 NOR 게이트(122)를 포함할 수 있다.The input / output control unit 120 may include a first inverter 111, a first NAND gate 121, and a first NOR gate 122.

제1 인버터(111)는 제어 신호(CON)를 반전시키고, 반전된 제어 신호를 출력한다.The first inverter 111 inverts the control signal CON and outputs the inverted control signal.

제1 NAND 게이트(121)는 데이터(DATA)와 제1 인버터(111)의 출력을 논리 연산하고, 논리 연산된 결과에 따른 제1 논리 신호를 출력한다.The first NAND gate 121 performs logic operation on the data DATA and the output of the first inverter 111 and outputs a first logic signal according to the result of the logical operation.

제1 NOR 게이트(122)는 데이터(DATA)와 제어 신호(CON)를 논리 연산하고, 논리 연산된 결과에 따른 제2 논리 신호를 출력한다.The first NOR gate 122 performs logic operation on the data DATA and the control signal CON and outputs a second logic signal according to the logic operation result.

입출력 제어부(120)는 제2 인버터(131), 제3 인버터(132), 및 제2 NAND 게이트(141), 제2 NOR 게이트(122)를 더 포함할 수도 있다.The input / output control unit 120 may further include a second inverter 131, a third inverter 132, a second NAND gate 141, and a second NOR gate 122.

제2 인버터(131)는 제1 논리 신호를 반전시키고, 반전된 결과를 출력할 수 있다.The second inverter 131 can invert the first logic signal and output the inverted result.

제3 인버터(132)는 제2 논리 신호를 반전시키고, 반전된 결과를 출력할 수 있다.The third inverter 132 can invert the second logic signal and output the inverted result.

제2 NAND 게이트(141)는 제1 및 제2 입력 단자들을 구비하고, 제1 및 제2 입력 단자들 각각으로 수신된 제2 인버터(131)의 출력을 논리 연산하고, 논리 연산된 결과에 따라 제1 로직 신호(CS1)를 생성한다.The second NAND gate 141 has first and second input terminals. The second NAND gate 141 performs logic operation on the output of the second inverter 131 received at each of the first and second input terminals, And generates a first logic signal CS1.

제2 NOR 게이트(122)는 제3 입력 단자 및 제4 입력 단자들을 구비하고, 제3 및 제4 입력 단자들 각각으로 수신된 제3 인버터(132)의 출력을 논리 연산하고, 논리 연산된 결과에 따라 제2 로직 신호(CS2)를 생성한다.The second NOR gate 122 has a third input terminal and fourth input terminals, performs logic operation on the output of the third inverter 132 received at each of the third and fourth input terminals, And generates the second logic signal CS2 according to the second logic signal CS2.

입출력 회로(130)는 입출력 터미널(201), 드라이버(210), 및 플로팅 N-웰 회로(310)를 포함한다. 입출력 터미널(201)은 패드(PAD)로 대체하여 사용될 수 있다.The input / output circuit 130 includes an input / output terminal 201, a driver 210, and a floating N-well circuit 310. The input / output terminal 201 may be replaced with a pad (PAD).

드라이버(210)는 제1 및 제2 로직 신호들(CS1, CS2)에 기초하여, 제1 전원(DVDD)의 제1 전압(예컨대, 3.3[V]), 또는 제2 전원(DVSS)의 제2 전압(예컨대, 0[V])을 출력하는 출력 노드(OUT)를 포함하고, 출력 노드(OUT)는 입출력 터미널(210)에 연결된다. 예컨대, 제1 전원(DVDD)의 제1 전압은 제2 전원(DVSS)의 제2 전압보다 클 수 있다.The driver 210 generates a first voltage (e.g., 3.3V) of the first power supply DVDD (e.g., 3.3V) or a second voltage (e.g., 3.3V) of the second power supply (DVSS) based on the first and second logic signals CS1 and CS2 And an output node OUT for outputting two voltages (for example, 0 [V]), and the output node OUT is connected to the input / output terminal 210. [ For example, the first voltage of the first power supply DVDD may be greater than the second voltage of the second power supply DVSS.

드라이버(210)는 제1 및 제2 로직 신호들(CS1, CS2)에 응답하여 풀 업(pull-up) 또는 풀 다운(pull-down) 동작을 수행할 수 있고, 풀 업 전압인 제1 전압(예컨대, 3.3[V]) 또는 풀 다운 전압인 제2 전압(예컨대, 0[V])을 출력 노드(OUT)를 통하여 출력할 수 있다.The driver 210 may perform a pull-up or pull-down operation in response to the first and second logic signals CS1 and CS2 and may generate a first voltage (E.g., 3.3 [V]) or a second voltage (e.g., 0 [V]) that is a pull-down voltage through the output node OUT.

예컨대, 제1 전원(DVDD)의 제1 전압은 NMOS 트랜지스터를 턴 온시킬 수 있는 전압, 예컨대, 3.3[V]일 수 있고, 제2 전원(DVSS)의 제2 전압은 PMOS 트랜지스터를 턴 온시킬 수 있는 전압, 예컨대, 0[V]일 수 있다.For example, the first voltage of the first power source DVDD may be a voltage capable of turning on the NMOS transistor, for example 3.3 [V], and the second voltage of the second power source DVSS may turn on the PMOS transistor For example, 0 [V].

드라이버(210)는 PMOS 트랜지스터(211), 및 NMOS 트랜지스터(212)를 포함할 수 있다.The driver 210 may include a PMOS transistor 211 and an NMOS transistor 212.

PMOS 트랜지스터(211)는 제1 로직 신호(CS1)가 제공되는 게이트, 제1 전원(DVDD)의 제1 전압이 제공되는 소스, 및 입출력 터미널(210)에 연결되는 드레인을 포함할 수 있다.The PMOS transistor 211 may include a gate to which the first logic signal CS1 is provided, a source to which the first voltage of the first power source DVDD is supplied, and a drain to which the input / output terminal 210 is connected.

NMOS 트랜지스터(212)는 제2 로직 신호(CS2)가 제공되는 게이트, 제2 전원(DVSS)의 제2 전압이 제공되는 소스, 및 입출력 터미널(210)와 PMOS 트랜지스터(211)의 드레인에 연결되는 드레인을 포함할 수 있다.The NMOS transistor 212 is connected to the gate to which the second logic signal CS2 is supplied, the source to which the second voltage of the second power source DVSS is supplied, and the drain of the input / output terminal 210 and the PMOS transistor 211 Drain.

플로팅 N웰 회로(310)는 드라이버(210)의 PMOS 트랜지스터(211)의 벌크(bulk)(또는 바디(body)) 또는 벌크 노드(또는 바디 노드)에 연결되는 플로팅 노드를 포함한다.Floating Nwell circuit 310 includes a floating node coupled to the bulk (or body) or bulk node (or body node) of PMOS transistor 211 of driver 210.

예컨대, 플로팅 노드는 플로팅 N웰 노드(Floating N-Well Node, FNW)일 수 있다.For example, the floating node may be a floating N-well node (FNW).

예컨대, 트랜지스터의 벌크(bulk)는 트랜지스터의 벌크 노드일 수 있고, 트랜지스터의 바디는 트랜지스터의 바디 노드일 수 있다.For example, the bulk of the transistor may be the bulk node of the transistor, and the body of the transistor may be the body node of the transistor.

입출력 터미널(201)은 PMOS 트랜지스터(211)의 드레인과 NMOS 트랜지스터의 드레인의 접속 노드(OUT)에 연결된다.The input / output terminal 201 is connected to the connection node OUT of the drain of the PMOS transistor 211 and the drain of the NMOS transistor.

플로팅 N웰 노드(FNW)는 입출력 제어부(120)를 구성하는 소자들, 예컨대, 낸드 게이트(141)을 구성하는 PMOS 트랜지스터의 벌크 노드에 연결될 수도 있다.The floating N well node FNW may be connected to the bulk nodes of the PMOS transistors constituting the elements constituting the input / output control section 120, for example, the NAND gate 141. [

도 2는 도 1에 도시된 플로팅 N웰 회로(310)의 일 실시 예를 나타낸다.FIG. 2 shows one embodiment of the floating N well circuit 310 shown in FIG.

도 2를 참조하면, 플로팅 N웰 회로(310)는 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 제3 PMOS 트랜지스터(MP3), 제1 NMOS 트랜지스터(MN1), 제2 NMOS 트랜지스터(MN2), 제3 NMOS 트랜지스터(MN3), 플로팅 노드(FNW), 및 터미널 전압 감지부(410)을 포함한다.2, the floating N well circuit 310 includes a first PMOS transistor MP1, a second PMOS transistor MP2, a third PMOS transistor MP3, a first NMOS transistor MN1, a second NMOS transistor MN2, A second NMOS transistor MN2, a third NMOS transistor MN3, a floating node FNW, and a terminal voltage sensing unit 410.

제1 PMOS 트랜지스터(MP1)는 제1 드레인, 입출력 터미널(201)과 연결되는 제1 소스, 및 제1 전원(DVDD)의 제1 전압이 제공되는 제1 게이트를 포함한다.The first PMOS transistor MP1 includes a first drain, a first source connected to the input / output terminal 201, and a first gate supplied with a first voltage of the first power source DVDD.

또한 제1 PMOS 트랜지스터(MP1)는 제1 벌크(bulk)(또는 바디), 및 제1 벌크(또는 바디)와 연결된 제1 벌크 노드(501)(또는 바디 노드)를 더 포함할 수 있다.Also, the first PMOS transistor MP1 may further include a first bulk (or body), and a first bulk node 501 (or a body node) coupled to the first bulk (or body).

제2 PMOS 트랜지스터(MP2)는 제2 게이트, 제1 전원(DVDD)의 제1 전압이 제공되는 제2 소스, 및 제1 PMOS 트랜지스터(MP1)의 제1 드레인과 연결되는 제2 드레인을 포함한다.The second PMOS transistor MP2 includes a second gate, a second source supplied with a first voltage of the first power supply DVDD, and a second drain coupled to a first drain of the first PMOS transistor MP1 .

또한 제2 PMOS 트랜지스터(MP2)는 제2 벌크(bulk)(또는 바디), 및 제2 벌크(또는 바디)와 연결된 제2 벌크 노드(502)(또는 바디 노드)를 더 포함할 수 있다.The second PMOS transistor MP2 may further include a second bulk (or body), and a second bulk node 502 (or a body node) coupled to the second bulk (or body).

제3 PMOS 트랜지스터(MP3)는 제1 전원(DVDD)의 제1 전압이 제공되는 제3 게이트, 제2 PMOS 트랜지스터(MP2)의 제2 게이트와 연결되는 제3 드레인, 및 입출력 터미널(201)과 연결되는 제3 소스를 포함한다.The third PMOS transistor MP3 includes a third gate to which a first voltage of the first power supply DVDD is supplied, a third drain connected to a second gate of the second PMOS transistor MP2, And a third source connected thereto.

제3 PMOS 트랜지스터(MP3)는 제3 벌크(bulk)(또는 바디), 및 제3 벌크(또는 바디)와 연결된 제3 벌크 노드(503)(또는 바디 노드)를 더 포함할 수 있다.The third PMOS transistor MP3 may further include a third bulk (or body), and a third bulk node 503 (or body node) coupled to a third bulk (or body).

플로팅 N웰 노드(FNW)는 제1 PMOS 트랜지스터(MP1)의 제1 벌크 노드(501), 제2 PMOS 트랜지스터(MP2)의 제2 벌크 노드(502), 및 제1 드레인과 제2 드레인의 접속 노드(N2), 및 제3 PMOS 트랜지스터(MP3)의 제3 벌크 노드(503)와 직접 연결된다.The floating N well node FNW includes a first bulk node 501 of the first PMOS transistor MP1, a second bulk node 502 of the second PMOS transistor MP2, and a connection of the first drain and the second drain Node N2, and the third bulk node 503 of the third PMOS transistor MP3.

제1 NMOS 트랜지스터(MN1)는 제4 소스, 제1 전원(DVDD)의 제1 전압이 제공되는 제4 게이트, 및 제2 PMOS 트랜지스터(MP2)의 제2 게이트와 제3 PMOS 트랜지스터(MP3)의 제3 드레인에 연결되는 제4 드레인을 포함한다.The first NMOS transistor MN1 includes a fourth source, a fourth gate to which a first voltage of the first power source DVDD is supplied, and a second gate of the second PMOS transistor MP2, And a fourth drain connected to the third drain.

제2 NMOS 트랜지스터(MN2)는 제5 드레인, 제3 PMOS 트랜지스터(MP3)의 제3 게이트와 연결되고 제1 전원(DVDD)의 제1 전압이 제공되는 제5 게이트, 및 입출력 터미널(201)에 연결되는 제5 소스를 포함한다.The second NMOS transistor MN2 has a fifth gate connected to the third gate of the fifth drain, the third PMOS transistor MP3 and a first voltage of the first power supply DVDD, And a fifth source connected thereto.

제3 NMOS 트랜지스터(MN3)는 제6 소스, 제어 신호(OE)가 제공되는 제6 게이트, 및 제1 NMOS 트랜지스터(MN1)의 제4 소스와 연결되는 제6 드레인을 포함한다.The third NMOS transistor MN3 includes a sixth source, a sixth gate to which the control signal OE is provided, and a sixth drain connected to the fourth source of the first NMOS transistor MN1.

제어 신호(OE)는 내부 회로(110)에 마련된 제어부(미도시)로부터 제공될 수 있으며, 제2 제어 신호(CON)와 동일한 위상을 갖는 신호일 수 있다.The control signal OE may be provided from a control unit (not shown) provided in the internal circuit 110 and may be a signal having the same phase as the second control signal CON.

터미널 전압 감지부(410)는 입출력 터미널(201)의 전압을 감지하고, 감지한 결과에 기초하여 출력 노드인 제1 노드(N1)를 통하여 제2 전원(DVSS)의 전압을 출력한다.The terminal voltage sensing unit 410 senses the voltage of the input / output terminal 201 and outputs the voltage of the second power supply DVSS through the first node N1 as an output node based on the sensed result.

예컨대, 터미널 전압 감지부(410)는 제2 NMOS 트랜지스터(MN2)의 제5 드레인과 제3 NMOS 트랜지스터(MN3)의 제6 소스 사이에 연결되고, 입출력 터미널(201)의 전압을 감지하고, 감지한 결과에 따라 제1 노드(N1)를 통하여 제2 전원(DVSS)의 전압을 제3 NMOS 트랜지스터(MN3)의 제6 소스로 출력할 수 있다.For example, the terminal voltage sensing unit 410 is connected between the fifth drain of the second NMOS transistor MN2 and the sixth source of the third NMOS transistor MN3, and detects the voltage of the input / output terminal 201, And may output the voltage of the second power source DVSS to the sixth source of the third NMOS transistor MN3 through the first node N1 according to the result.

터미널 전압 감지부(410)는 제4 PMOS 트랜지스터(MP4), 및 제4 NMOS 트랜지스터(MN4)를 포함한다.The terminal voltage sensing unit 410 includes a fourth PMOS transistor MP4 and a fourth NMOS transistor MN4.

제4 PMOS 트랜지스터(MP4)의 게이트와 제4 NMOS 트랜지스터(MN4)의 게이트는 서로 연결되고, 제2 NMOS 트랜지스터(MN2)의 제5 드레인에 연결된다.The gate of the fourth PMOS transistor MP4 and the gate of the fourth NMOS transistor MN4 are connected to each other and to the fifth drain of the second NMOS transistor MN2.

제4 PMOS 트랜지스터(MP4)의 드레인과 제4 NMOS 트랜지스터(MN4)의 드레인은 서로 연결되고, 제3 NMOS 트랜지스터(MN3)의 제6 소스에 연결된다.The drain of the fourth PMOS transistor MP4 and the drain of the fourth NMOS transistor MN4 are connected to each other and connected to the sixth source of the third NMOS transistor MN3.

제4 PMOS 트랜지스터(MP4)의 소스와 제4 NMOS 트랜지스터(MN4)의 소스는 서로 연결되고, 제2 전원(DVSS)의 제2 전압은 제4 PMOS 트랜지스터(MP4)의 소스와 제4 NMOS 트랜지스터(MN4)의 소스에 제공된다.The source of the fourth PMOS transistor MP4 and the source of the fourth NMOS transistor MN4 are connected to each other and the second voltage of the second power source DVSS is connected to the source of the fourth PMOS transistor MP4 and the source of the fourth NMOS transistor MN4 MN4.

제4 PMOS 트랜지스터(MP4)는 제4 벌크(bulk)(또는 바디), 및 제4 벌크(또는 바디)와 연결된 제4 벌크 노드(504)(또는 바디 노드)를 더 포함할 수 있다.The fourth PMOS transistor MP4 may further include a fourth bulk (or body), and a fourth bulk node 504 (or a body node) coupled to the fourth bulk (or body).

제4 PMOS 트랜지스터(MP4)의 제4 벌크 노드(504)에는 제1 전원(DVDD)의 제1 전압이 제공된다.The fourth bulk node 504 of the fourth PMOS transistor MP4 is provided with the first voltage of the first power supply DVDD.

플로팅 N웰 회로(310)의 동작은 다음과 같이 설명될 수 있다.The operation of the floating N well circuit 310 can be described as follows.

제어 신호(OE) 및 제어 신호(CON)의 전압이 제1 레벨(예컨대, 하이 레벨일 때, 입출력 회로(130)는 입출력 터미널(201)로 데이터를 출력하기 위한 출력 모드로 동작될 수 있다.The input / output circuit 130 may be operated in an output mode for outputting data to the input / output terminal 201 when the voltages of the control signal OE and the control signal CON are at a first level (e.g., a high level).

예컨대, 제어 신호(OE) 및 제어 신호(CON)의 전압이 제1 전원(DVDD)의 제1 전압일 때, 입출력 회로(130)는 출력 모드로 동작될 수 있다.For example, when the voltages of the control signal OE and the control signal CON are the first voltage of the first power source DVDD, the input / output circuit 130 can be operated in the output mode.

출력 모드일 때, 제1 PMOS 트랜지스터(MP1)는 턴 오프되고, 플로팅 N웰 노드(FNW)는 입출력 터미널(201)로부터 플로팅(floating)되고, 제2 PMOS 트랜지스터(MP2)의 제2 게이트 전압의 레벨 상태에 따라 플로팅 N웰 노드(FNW)의 전압이 제어된다.The floating N well node FNW is floating from the input / output terminal 201 and the floating gate of the second gate voltage of the second PMOS transistor MP2 is turned off. In the output mode, the first PMOS transistor MP1 is turned off, The voltage of the floating N well node FNW is controlled according to the level state.

제1 NMOS 트랜지스터(MN1)는 턴 온되고, 제어 신호(OE)가 제1 전원(DVDD)의 제1 전압이므로 제3 NMOS 트랜지스터(MN3)는 턴 온될 수 있다.The first NMOS transistor MN1 is turned on and the control signal OE is the first voltage of the first power source DVDD so that the third NMOS transistor MN3 can be turned on.

터미널 전압 감지부(410)는 입출력 터미널(201)의 전압에 상관없이 제2 전원(DVSS)의 제2 전압을 제1 노드(N1)에 제공한다. 제1 노드(N1)는 제3 NMOS 트랜지스터(MN3)의 제6 소스, 제4 PMOS 트랜지스터(MP4)의 드레인, 및 제4 NMOS 트랜지스터(MN4)의 드레인의 공통 접속 노드일 수 있다.The terminal voltage sensing unit 410 provides the second voltage of the second power supply DVSS to the first node N1 irrespective of the voltage of the input / output terminal 201. The first node N1 may be the sixth source of the third NMOS transistor MN3, the drain of the fourth PMOS transistor MP4, and the common connection node of the drain of the fourth NMOS transistor MN4.

제1 NMOS 트랜지스터(MN1) 및 제3 NMOS 트랜지스터(MN3)은 모두 턴 온되므로, 터미널 전압 감지부(410)에 의하여 제1 노드(N1)에 제공되는 제2 전원(DVSS)의 제2 전압에 의하여 제2 PMOS 트랜지스터(MP2)는 턴 온될 수 있다.The first NMOS transistor MN1 and the third NMOS transistor MN3 are both turned on so that the second voltage VSS of the second power source DVSS provided to the first node N1 by the terminal voltage sensing unit 410 The second PMOS transistor MP2 can be turned on.

제2 PMOS 트랜지스터(MP2)가 턴 온되므로, 제2 PMOS 트랜지스터(MP2)의 제2 드레인과 제1 PMOS 트랜지스터(MP1)의 제1 드레인의 접속 노드인 제2 노드(N2)의 전압은 제1 전원(DVDD)의 제1 전압이 될 수 있고, 제2 노드(N2)와 직접 연결되는 플로팅 N웰 노드(FNW)의 전압은 제1 전원(DVDD)의 제1 전압일 수 있다.The voltage of the second node N2, which is the connection node of the second drain of the second PMOS transistor MP2 and the first drain of the first PMOS transistor MP1, May be the first voltage of the power source DVDD and the voltage of the floating N well node FNW directly connected to the second node N2 may be the first voltage of the first power source DVDD.

입출력 회로(130)의 출력 모드일 때, 플로팅 N웰 회로(310)의 플로팅 N웰 노드(FNW)에는 제1 전원(DVDD)의 제1 전압이 제공될 수 있다.The floating N well node FNW of the floating N well circuit 310 may be provided with the first voltage of the first power supply DVDD when the output mode of the input /

출력 모드일 때, 플로팅 N웰 노드(FNW)의 전압이 제1 전원(DVDD)의 제1 전압이므로, 드라이버(210)의 PMOS 트랜지스터(211)의 벌크 노드는 제1 전원(DVDD)의 제1 전압에 의하여 바이어싱(biasing)될 수 있다.Since the voltage of the floating N well node FNW is the first voltage of the first power supply DVDD in the output mode, the bulk node of the PMOS transistor 211 of the driver 210 is connected to the first node of the first power supply DVDD And can be biased by a voltage.

도 3은 도 1의 입출력 회로(130)의 출력 모드일 때의 출력(OUT)을 나타내는 타이밍도이다. 예컨대, 제1 전원(DVDD)의 제1 전압은 NMOS 트랜지스터를 턴 온시킬 수 있는 전압, 예컨대, 3.3[V]일 수 있다.3 is a timing chart showing an output OUT when the input / output circuit 130 of FIG. 1 is in the output mode. For example, the first voltage of the first power source DVDD may be a voltage capable of turning on the NMOS transistor, for example, 3.3 [V].

도 3에 도시된 바와 같이, 제어 신호(OE) 및 제어 신호(CON)의 전압이 제1 전원(DVDD)의 제1 전압인 출력 모드일 때, 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 모두 턴 온되고, 입출력 터미널(201)인 패드(PAD)의 전압은 제1 전원(DVDD)의 제1 전압인 3.3[V]일 수 있다.3, when the voltages of the control signal OE and the control signal CON are in the output mode which is the first voltage of the first power supply DVDD, the first and second PMOS transistors MP1 and MP2 And the voltage of the pad PAD which is the input / output terminal 201 may be 3.3 [V], which is the first voltage of the first power source DVDD.

제어 신호(OE) 및 제어 신호(CON)의 전압이 제1 레벨보다 작은 값을 갖는 제2 레벨(예컨대, 로우 레벨)일 때, 입출력 회로(130)는 입출력 터미널(201)로 데이터를 수신하기 위한 수신 모드로 동작될 수 있다.When the voltages of the control signal OE and the control signal CON are a second level (e.g., a low level) having a value smaller than the first level, the input / output circuit 130 receives data to the input / output terminal 201 Lt; / RTI >

예컨대, 제어 신호(OE) 및 제어 신호(CON)의 전압이 제2 전압(DVSS, 예컨대, 0[V])일 때, 입출력 회로(130)는 수신 모드로 동작될 수 있다. 입출력 회로(130)의 수신 모드는 허용 모드(tolerant mode), 및 페일 세이프 모드(fail safe mode)를 포함할 수 있다.For example, when the voltages of the control signal OE and the control signal CON are the second voltage DVSS (for example, 0 [V]), the input / output circuit 130 can be operated in the reception mode. The reception mode of the input / output circuit 130 may include a tolerant mode and a fail safe mode.

허용 모드는 제1 전원(DVDD)의 제1 전압보다 높은 전압을 갖는 신호를 입출력 터미널(201)로 수신하는 인터페이스 동작을 나타낸다. 허용 모드를 통하여 입출력 회로(130)는 높은 입력 전압 범위(input voltage range)로 인터페이스 동작이 가능하여 폭 넓게 다른 제품과 통신(communication)이 가능하다.The permitting mode indicates an interface operation for receiving a signal having a voltage higher than the first voltage of the first power supply (DVDD) to the input / output terminal 201. [ The input / output circuit 130 can operate in a high input voltage range through the allowable mode, and thus can communicate with other products in a wide range.

허용 모드일 때, 입출력 터미널(201)에는 제1 전압(DVDD, 예컨대, 3.3[V])보다 높은 제3 전압(예컨대, 5[V])이 인가된다.A third voltage (for example, 5 [V]) higher than the first voltage (DVDD, for example, 3.3 [V]) is applied to the input / output terminal 201.

입출력 터미널(201)에 제3 전압(예컨대, 5[V])이 인가되면, 제1 PMOS 트랜지스터(MP1)는 턴 온되고, 제2 노드(N2)의 전압은 제3 전압(예컨대, 5[V])이 될 수 있고, 제2 노드(N2)와 직접 연결되는 플로팅 N웰 노드(FNW)의 전압은 제3 전압(예컨대, 5[V])일 수 있다.When the third voltage (for example, 5 [V]) is applied to the input / output terminal 201, the first PMOS transistor MP1 is turned on and the voltage of the second node N2 is lowered to a third voltage V], and the voltage of the floating N well node FNW directly connected to the second node N2 may be a third voltage (e.g., 5 [V]).

입출력 터미널(201)에 제3 전압(예컨대, 5[V])이 인가되면, 제3 PMOS 트랜지스터(MP3)는 턴 온되고, 제2 PMOS 트랜지스터(MP2)의 제2 게이트에는 제3 전압(예컨대, 5[V])이 바이어싱되고, 제2 PMOS 트랜지스터(MP1)는 턴 오프된다.When the third voltage (for example, 5 [V]) is applied to the input / output terminal 201, the third PMOS transistor MP3 is turned on and the second gate of the second PMOS transistor MP2 is supplied with a third voltage , 5 [V]) are biased and the second PMOS transistor MP1 is turned off.

제2 PMOS 트랜지스터(MP1)가 턴 오프됨에 따라 입출력 터미널(201)과 제1 전원(DVDD) 사이에 누설 통로(leakage path)가 차단됨으로, 입출력 터미널(201)과 제1 전원(DVDD) 사이에 누설 전류가 발생하는 것을 방지할 수 있다.The leakage path between the input / output terminal 201 and the first power source DVDD is interrupted as the second PMOS transistor MP1 is turned off, Leakage current can be prevented from occurring.

허용 모드일 때, 제1 NMOS 트랜지스터(MN1)의 드레인 전압, 및 제2 NMOS 트랜지스터(MN2)의 소스 전압은 제3 전압이 되고, 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)는 턴 오프된다.The drain voltage of the first NMOS transistor MN1 and the source voltage of the second NMOS transistor MN2 become the third voltage and the first NMOS transistor MN1 and the second NMOS transistor MN2 Off.

허용 모드일 때, 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)는 턴 오프되기 때문에, 제3 전압이 제3 NMOS 트랜지스터(MN3), 및 터미널 전압 감지부(410)의 제4 PMOS 트랜지스터(MP4), 및 제4 NMOS 트랜지스터(MN4)에 전달되는 것을 차단할 수 있다.Since the first NMOS transistor MN1 and the second NMOS transistor MN2 are turned off in the permissive mode, the third voltage is applied to the third PMOS transistor MN3 and the fourth PMOS transistor MN3 of the terminal voltage sensing unit 410. Therefore, The transistor MP4, and the fourth NMOS transistor MN4.

제3 NMOS 트랜지스터(MN3), 및 터미널 전압 감지부(410)의 제4 PMOS 트랜지스터(MP4), 및 제4 NMOS 트랜지스터(MN4)의 내압 또는 정격 전압은 제1 내지 제3 PMOS 트랜지스터들(MP1 내지 MP3)의 내압 또는 정격 전압보다 작을 수 있다.The internal voltage or the rated voltage of the third PMOS transistor MP3 and the fourth NMOS transistor MN4 of the third NMOS transistor MN3 and the terminal voltage sensing unit 410 are applied to the first through third PMOS transistors MP1, MP3), or the rated voltage.

소자들(예컨대, MN3, MP4, MN4)의 내압 또는 정격 전압보다 큰 전압이 입출력 터미널(201)에 인가되더라도, 소자들(예컨대, MN3, MP4, MN4)의 동작의 신뢰성을 확보할 수 있고, 소자들(예컨대, MN3, MP4, MN4)이 손상을 받는 것을 방지할 수 있다.The reliability of the operation of the elements (e.g., MN3, MP4, MN4) can be ensured even if a voltage higher than the breakdown voltage or rated voltage of the elements (e.g., MN3, MP4, MN4) is applied to the input / output terminal 201, It is possible to prevent the devices (e.g., MN3, MP4, MN4) from being damaged.

도 4는 도 1의 입출력 회로(130)의 허용 모드일 때의 출력(OUT)을 나타내는 타이밍도이다.4 is a timing chart showing an output OUT when the input / output circuit 130 of Fig. 1 is in the permissible mode.

도 4를 참조하면, 입출력 터미널(201)의 전압이 제3 전압(예컨대, 5[V])으로 상승하면, 플로팅 N웰 노드(FNW)의 전압은 제3 전압(예컨대, 5[V])으로 상승할 수 있다.4, when the voltage of the input / output terminal 201 rises to a third voltage (for example, 5V), the voltage of the floating N well node FNW becomes a third voltage (for example, 5V) . ≪ / RTI >

페일 세이프 모드에는 전력(power) 소모를 줄이기 위하여 동작이 불필요한 칩의 파워를 다운시킨다. 페일 세이프 모드에서는 제1 전원(DVDD), 및 제2 전원(DVSS) 의 전압은 0[V]일 수 있다.In the fail-safe mode, the power of a chip that does not need operation is reduced to reduce power consumption. In the fail-safe mode, the voltages of the first power source DVDD and the second power source DVSS may be 0 [V].

페일 세이프 모드일 때, 제1 내지 제3 NMOS 트랜지스터들(MN1 내지 MN3)은 턴 오프된다.In the fail-safe mode, the first to third NMOS transistors MN1 to MN3 are turned off.

페일 세이프 모드이고, 입출력 터미널(201)의 전압이 제1 전압(예컨대, 3.3[V])일 때, 제1 PMOS 트랜지스터(MP1)는 턴 온되고, 제3 PMOS 트랜지스터(MP3)는 턴 온된다.When the voltage of the input / output terminal 201 is a first voltage (for example, 3.3 [V]), the first PMOS transistor MP1 is turned on and the third PMOS transistor MP3 is turned on .

제1 PMOS 트랜지스터(MP1)가 턴 온됨에 따라 플로팅 N웰 노드(FNW)의 전압은 제1 전압이 된다.As the first PMOS transistor MP1 is turned on, the voltage of the floating N well node FNW becomes the first voltage.

또한 제3 PMOS 트랜지스터(MP3)가 턴 온됨에 따라 제1 PMOS 트랜지스터(MP1)의 제1 게이트 전압은 제1 전압(DVDD)이 된다. 그리고 제1 PMOS 트랜지스터(MP1)의 제1 게이트 전압이 제1 전압(DVDD)이 됨에 따라 제1 PMOS 트랜지스터(MP1)는 턴 오프되고, 이로 인하여 플로팅 N웰 노드(FNW)와 제1 전원(DVDD) 사이에 누설 통로(leakage path)를 차단한다.Also, as the third PMOS transistor MP3 is turned on, the first gate voltage of the first PMOS transistor MP1 becomes the first voltage DVDD. As the first gate voltage of the first PMOS transistor MP1 becomes the first voltage DVDD, the first PMOS transistor MP1 is turned off so that the floating N well node FNW and the first power source DVDD And the leakage path is blocked.

도 5는 도 1의 입출력 회로(130)의 페일 세이프 모드일 때의 출력(OUT)을 나타내는 타이밍도이다.5 is a timing chart showing an output (OUT) when the input / output circuit 130 of FIG. 1 is in the fail-safe mode.

도 5를 참조하면, 입출력 터미널(201)의 전압이 제1 전압(예컨대, 3.3[V])일 때, 플로팅 N웰 노드(FNW)의 전압은 제1 전압(예컨대, 3.3[V])으로 상승할 수 있다.5, when the voltage of the input / output terminal 201 is a first voltage (for example, 3.3 V), the voltage of the floating N well node FNW is set to a first voltage (for example, 3.3 V) Can rise.

실시 예는 출력 모드일 때, 드라이버(210)의 PMOS 트랜지스터(211)의 벌크, 예컨대, N-웰(Well)의 바이어스 전압을 제1 전압(DVDD)으로 안정적으로 유지할 수 있고, 페일 세이프 기능을 제공할 수 있고, 허용 모드에서 플로팅 N웰 회로(310)의 소자들(예컨대, MN3, MP4, MN4)의 내압 이상의 전압을 갖는 수신 신호를 입출력 터미널 패드(201)로 수신할 수 있다.The embodiment can stably maintain the bias voltage of the bulk of the PMOS transistor 211 of the driver 210, for example, the N-well, to the first voltage DVDD when in the output mode, And receive signals having a voltage equal to or higher than the breakdown voltage of the elements (e.g., MN3, MP4, MN4) of the floating N well circuit 310 in the allow mode to the input / output terminal pad 201. [

도 6은 다른 실시 예에 따른 플로팅 N웰 회로(310-1)를 나타낸다. 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.6 shows a floating N well circuit 310-1 according to another embodiment. The same reference numerals as in Fig. 2 denote the same components, and a description of the same components will be simplified or omitted.

도 6을 참조하면, 플로팅 N웰 회로(310-1)는 제1 PMOS 트랜지스터(MP1), 제2 PMOS 트랜지스터(MP2), 제3 PMOS 트랜지스터(MP3'), 및 터미널 전압 감지부(410-1)을 포함한다.6, the floating N well circuit 310-1 includes a first PMOS transistor MP1, a second PMOS transistor MP2, a third PMOS transistor MP3 ', and a terminal voltage sensing unit 410-1 ).

도 6의 실시 예는 도 2의 실시 예에서 제1 내지 제3 NMOS 트랜지스터들(MN1, MN2, MN3)이 생략된 구조일 수 있다.The embodiment of FIG. 6 may have a structure in which the first to third NMOS transistors MN1, MN2 and MN3 are omitted in the embodiment of FIG.

제3 PMOS 트랜지스터(MP3')는 제1 전원(DVDD)의 전압이 인가되는 제3 게이트, 제2 PMOS 트랜지스터(MP2)의 제2 게이트와 연결되는 제3 드레인, 및 입출력 터미널(201)에 연결되는 제3 소스를 포함한다.The third PMOS transistor MP3 'has a third gate to which the voltage of the first power supply DVDD is applied, a third drain connected to the second gate of the second PMOS transistor MP2, and a third drain connected to the input / Lt; / RTI > source.

터미널 전압 감지부(410-1)는 제4 PMOS 트랜지스터(MP4'), 및 제4 NMOS 트랜지스터(MN4')를 포함한다.The terminal voltage sensing unit 410-1 includes a fourth PMOS transistor MP4 'and a fourth NMOS transistor MN4'.

제4 PMOS 트랜지스터(MP4')의 게이트와 제4 NMOS 트랜지스터(MN4')의 게이트는 서로 연결되고, 제3 PMOS 트랜지스터(MP3')의 제3 소스 및 입출력 터미널(201)에 연결된다.The gate of the fourth PMOS transistor MP4 'and the gate of the fourth NMOS transistor MN4' are connected to each other and are connected to the third source and the input / output terminal 201 of the third PMOS transistor MP3 '.

제4 PMOS 트랜지스터(MP4')의 드레인과 제4 NMOS 트랜지스터(MN4')의 드레인은 서로 연결되고, 제1 노드(N1)는 제3 PMOS 트랜지스터(MP3')의 제3 드레인과 제2 PMOS 트랜지스터(MP2)의 제2 게이트의 접속 노드와 연결된다.The drain of the fourth PMOS transistor MP4 'and the drain of the fourth NMOS transistor MN4' are connected to each other. The first node N1 is connected to the third drain of the third PMOS transistor MP3 ' Is connected to the connection node of the second gate of the second transistor MP2.

제4 PMOS 트랜지스터(MP4')의 소스와 제4 NMOS 트랜지스터(MN4')의 소스는 서로 연결되고, 제2 전원(DVSS)의 제2 전압은 제4 PMOS 트랜지스터(MP4')의 소스와 제4 NMOS 트랜지스터(MN4')의 소스에 제공된다.The source of the fourth PMOS transistor MP4 'and the source of the fourth NMOS transistor MN4' are connected to each other and the second voltage of the second power source DVSS is connected to the source of the fourth PMOS transistor MP4 ' And is provided to the source of the NMOS transistor MN4 '.

제4 PMOS 트랜지스터(MP4')의 벌크 노드(504)에는 제1 전원(DVDD)의 제1 전압이 제공 또는 바이어스된다.A first voltage of the first power supply (DVDD) is provided or biased to the bulk node 504 of the fourth PMOS transistor MP4 '.

도 6에 도시된 플로팅 N웰 회로(310-1)는 허용 모드는 제공되지 않으나, 출력 모드 및 페일 세이프 모드는 제공될 수 있고, 출력 모드 및 페일 세이프 모드에서 플로팅 N웰 노드(FNW)의 전압은 비동기식으로 제어될 수 있다.The floating N well circuit 310-1 shown in Fig. 6 is not provided with the permissive mode, but the output mode and the fail-safe mode can be provided and the voltage of the floating N well node FNW in the output mode and the fail- Can be controlled asynchronously.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment of the present invention and are not necessarily limited to one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments can be combined and modified by other persons having ordinary skill in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

110: 내부 회로 120: 입출력 제어부
130: 입출력 회로 210: 드라이버
310: 플로팅 N웰 회로 410: 터미널 전압 감지부.110: internal circuit 120: input /
130 Input / output circuit 210 Driver
310: floating N well circuit 410: terminal voltage sensing section.

Claims (16)

제1 드레인, 제1 전원의 전압이 인가되는 제1 게이트, 입출력 터미널과 연결되는 제1 소스, 및 제1 벌크 노드를 포함하는 제1 PMOS 트랜지스터;
제2 게이트, 상기 제1 전원의 제1 전압이 제공되는 제2 소스, 상기 제1 드레인과 연결되는 제2 드레인, 및 제2 벌크 노드를 포함하는 제2 PMOS 트랜지스터;
상기 제1 전원의 제1 전압이 제공되는 제3 게이트, 상기 제2 게이트와 연결되는 제3 드레인, 상기 입출력 터미널과 연결되는 제3 소스, 및 제3 벌크 노드를 포함하는 제3 PMOS 트랜지스터;
상기 제1 벌크 노드, 및 상기 제2 벌크 노드, 및 상기 제1 드레인과 상기 제2 드레인의 접속 노드와 연결되는 플로팅 N웰 노드; 및
상기 입출력 터미널의 전압을 감지하고, 감지한 결과에 기초하여 제2 전원의 제2 전압을 상기 제3 드레인과 상기 제2 게이트의 접속 노드에 제공하는 터미널 전압 감지부를 포함하는 플로팅 N웰 회로.A first PMOS transistor including a first drain, a first gate to which a voltage of the first power source is applied, a first source connected to the input / output terminal, and a first bulk node;
A second PMOS transistor having a second gate, a second source supplied with a first voltage of the first power supply, a second drain coupled to the first drain, and a second bulk node;
A third PMOS transistor having a third gate to which a first voltage of the first power supply is supplied, a third drain coupled to the second gate, a third source coupled to the input / output terminal, and a third bulk node;
A floating N well node coupled to the first bulk node, the second bulk node, and the connection node of the first drain and the second drain; And
And a terminal voltage sensing unit that senses the voltage of the input / output terminal and provides a second voltage of the second power supply to the connection node of the third drain and the second gate based on the sensed result. 제1항에 있어서,
상기 터미널 전압 감지부는 제4 PMOS 트랜지스터, 및 NMOS 트랜지스터를 포함하며,
상기 제4 PMOS 트랜지스터의 게이트와 상기 NMOS 트랜지스터의 게이트는 서로 연결되고, 상기 제3 PMOS 트랜지스터의 제3 소스 및 상기 입출력 터미널에 연결되고, 상기 제4 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 드레인은 서로 연결되고,
상기 출력 노드는 상기 제3 드레인과 상기 제2 게이트의 접속 노드와 연결되고,
상기 제4 PMOS 트랜지스터의 소스와 상기 NMOS 트랜지스터의 소스는 서로 연결되고, 상기 제2 전원의 제2 전압은 상기 제4 PMOS 트랜지스터의 소스와 상기 NMOS 트랜지스터의 소스에 제공되는 플로팅 N웰 회로.The method according to claim 1,
Wherein the terminal voltage sensing unit includes a fourth PMOS transistor and an NMOS transistor,
The gate of the fourth PMOS transistor and the gate of the NMOS transistor are connected to each other, and the drain of the fourth PMOS transistor and the drain of the NMOS transistor are connected to the third source and the input / output terminal of the third PMOS transistor, Connected,
The output node is connected to the connection node of the third drain and the second gate,
Wherein a source of the fourth PMOS transistor and a source of the NMOS transistor are connected to each other and a second voltage of the second power source is provided to a source of the fourth PMOS transistor and a source of the NMOS transistor. 제1항에 있어서,
상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 큰 플로팅 N웰 회로.The method according to claim 1,
Wherein the first voltage of the first power source is greater than the second voltage of the second power source. 제1항에 있어서,
상기 플로팅 N웰 노드는 상기 제3 벌크 노드와 연결되는 플로팅 N웰 회로.The method according to claim 1,
And wherein the floating N well node is coupled to the third bulk node. 제2항에 있어서,
상기 제4 PMOS 트랜지스터는 제4 벌크 노드를 더 포함하며,
상기 제4 벌크 노드에는 상기 제1 전원의 제1 전압이 제공되는 플로팅 N웰 회로.3. The method of claim 2,
The fourth PMOS transistor further comprises a fourth bulk node,
And wherein the fourth bulk node is provided with a first voltage of the first power source. 제1 드레인, 제1 전원의 전압이 인가되는 제1 게이트, 입출력 터미널과 연결되는 제1 소스, 및 제1 벌크 노드를 포함하는 제1 PMOS 트랜지스터;
제2 게이트, 상기 제1 전원의 제1 전압이 제공되는 제2 소스, 상기 제1 드레인과 연결되는 제2 드레인, 및 제2 벌크 노드를 포함하는 제2 PMOS 트랜지스터;
상기 제1 전원의 제1 전압이 제공되는 제3 게이트, 상기 제2 게이트와 연결되는 제3 드레인, 상기 입출력 터미널과 연결되는 제3 소스, 및 제3 벌크 노드를 포함하는 제3 PMOS 트랜지스터;
상기 제1 벌크 노드, 및 상기 제2 벌크 노드, 및 상기 제1 드레인과 상기 제2 드레인의 접속 노드와 연결되는 플로팅 N웰 노드;
제4 소스, 상기 제1 전원의 제1 전압이 제공되는 제4 게이트, 및 상기 제2 게이트와 상기 제3 드레인의 접속 노드에 연결되는 제4 드레인을 포함하는 제1 NMOS 트랜지스터;
제5 드레인, 상기 제3 게이트와 연결되고 상기 제1 전원의 제1 전압이 제공되는 제5 게이트, 및 상기 입출력 터미널에 연결되는 제5 소스를 포함하는 제2 NMOS 트랜지스터;
제6 소스, 제1 제어 신호가 제공되는 제6 게이트, 및 상기 제4 소스와 연결되는 제6 드레인을 포함하는 제3 NMOS 트랜지스터; 및
상기 입출력 터미널의 전압을 감지하고 감지한 결과에 기초하여, 제2 전원의 제2 전압을 상기 제6 소스로 출력하는 터미널 전압 감지부를 포함하는 플로팅 N웰 회로.A first PMOS transistor including a first drain, a first gate to which a voltage of the first power source is applied, a first source connected to the input / output terminal, and a first bulk node;
A second PMOS transistor having a second gate, a second source supplied with a first voltage of the first power supply, a second drain coupled to the first drain, and a second bulk node;
A third PMOS transistor having a third gate to which a first voltage of the first power supply is supplied, a third drain coupled to the second gate, a third source coupled to the input / output terminal, and a third bulk node;
A floating N well node coupled to the first bulk node, the second bulk node, and the connection node of the first drain and the second drain;
A first NMOS transistor including a fourth source, a fourth gate to which a first voltage of the first power source is supplied, and a fourth drain coupled to a connection node of the second gate and the third drain;
A fifth NMOS transistor having a fifth drain, a fifth gate coupled to the third gate and provided with a first voltage of the first power supply, and a fifth source coupled to the input / output terminal;
A third NMOS transistor including a sixth source, a sixth gate provided with a first control signal, and a sixth drain coupled to the fourth source; And
And a terminal voltage sensing unit for outputting a second voltage of the second power source to the sixth source based on a result of sensing and sensing a voltage of the input / output terminal. 제6항에 있어서,
상기 터미널 전압 감지부는 제4 PMOS 트랜지스터, 및 제4 NMOS 트랜지스터를 포함하며,
상기 제4 PMOS 트랜지스터의 게이트와 상기 제4 NMOS 트랜지스터의 게이트는 서로 연결되고, 상기 제2 NMOS 트랜지스터의 제5 드레인에 연결되고,
상기 제4 PMOS 트랜지스터의 드레인과 상기 제4 NMOS 트랜지스터의 드레인은 서로 연결되고, 상기 제6 소스에 연결되고,
제4 PMOS 트랜지스터의 소스와 상기 제4 NMOS 트랜지스터의 소스는 서로 연결되고, 상기 제2 전원의 제2 전압은 제4 PMOS 트랜지스터의 소스와 상기 제4 NMOS 트랜지스터의 소스에 제공되는 플로팅 N웰 회로.The method according to claim 6,
Wherein the terminal voltage sensing unit includes a fourth PMOS transistor and a fourth NMOS transistor,
A gate of the fourth PMOS transistor and a gate of the fourth NMOS transistor are connected to each other and connected to a fifth drain of the second NMOS transistor,
A drain of the fourth PMOS transistor and a drain of the fourth NMOS transistor are connected to each other and are connected to the sixth source,
Wherein the source of the fourth PMOS transistor and the source of the fourth NMOS transistor are connected to each other and the second voltage of the second power source is provided to the source of the fourth PMOS transistor and the source of the fourth NMOS transistor. 제6항에 있어서,
상기 제1 전원의 제1 전압은 상기 제2 전원의 제2 전압보다 큰 플로팅 N웰 회로.The method according to claim 6,
Wherein the first voltage of the first power source is greater than the second voltage of the second power source. 제6항에 있어서,
상기 플로팅 N웰 노드는 상기 제3 벌크 노드와 연결되는 플로팅 N웰 회로.The method according to claim 6,
And wherein the floating N well node is coupled to the third bulk node. 제7항에 있어서,
상기 제4 PMOS 트랜지스터는 제4 벌크 노드를 더 포함하며,
상기 제4 벌크 노드에는 상기 제1 전원의 제1 전압이 제공되는 플로팅 N웰 회로.8. The method of claim 7,
The fourth PMOS transistor further comprises a fourth bulk node,
And wherein the fourth bulk node is provided with a first voltage of the first power source. 제1항 또는 제6항에 있어서,
상기 입출력 터미널에는 상기 제1 전원보다 높은 제3 전압이 인가되는 플로팅 N웰 회로.7. The method according to claim 1 or 6,
And a third voltage higher than the first power supply is applied to the input / output terminal. 데이터 및 제어 신호를 출력하는 내부 회로;
상기 데이터 및 상기 제어 신호를 논리 연산하고, 논리 연산된 결과에 따른 제1 로직 신호, 및 제2 로직 신호를 생성하는 입출력 제어부;
PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 제1 및 제2 로직 신호들에 기초하여 풀 다운 또는 풀 업 동작을 수행하는 드라이버;
상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 접속 노드와 연결되는 입출력 터미널; 및
제1항 내지 제5항 중 어느 한 항에 기재된 플로팅 N웰 회로를 포함하며,
상기 플로팅 N웰 회로의 상기 플로팅 N웰 노드는 상기 드라이버의 PMOS 트랜지스터의 벌크 노드와 연결되는 전자 소자.Internal circuits for outputting data and control signals;
An input / output control unit for logically operating the data and the control signal, and generating a first logic signal and a second logic signal according to the logical operation result;
A driver including a PMOS transistor and an NMOS transistor, the driver performing a pull-down or pull-up operation based on the first and second logic signals;
An input / output terminal connected to a connection node between the PMOS transistor and the NMOS transistor; And
A floating N well circuit as claimed in any one of claims 1 to 5,
Wherein the floating N well node of the floating N well circuit is coupled to a bulk node of a PMOS transistor of the driver. 데이터 및 제2 제어 신호를 출력하는 내부 회로;
상기 데이터 및 상기 제어 신호를 논리 연산하고, 논리 연산된 결과에 따른 제1 로직 신호, 및 제2 로직 신호를 생성하는 입출력 제어부;
PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 제1 및 제2 로직 신호들에 기초하여 풀 다운 또는 풀 업 동작을 수행하는 드라이버;
상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터의 접속 노드와 연결되는 입출력 터미널; 및
제6항 내지 제11항 중 어느 한 항에 기재된 플로팅 N웰 회로를 포함하며,
상기 플로팅 N웰 회로의 상기 플로팅 N웰 노드는 상기 드라이버의 PMOS 트랜지스터의 벌크 노드와 연결되는 전자 소자.An internal circuit for outputting data and a second control signal;
An input / output control unit for logically operating the data and the control signal, and generating a first logic signal and a second logic signal according to a logic operation result;
A driver including a PMOS transistor and an NMOS transistor, the driver performing a pull-down or pull-up operation based on the first and second logic signals;
An input / output terminal connected to a connection node between the PMOS transistor and the NMOS transistor; And
12. A floating N-well circuit as claimed in any one of claims 6 to 11,
Wherein the floating N well node of the floating N well circuit is coupled to a bulk node of a PMOS transistor of the driver. 제13항에 있어서,
상기 제1 제어 신호와 상기 제2 제어 신호는 동일한 위상을 갖는 신호인 전자 소자.14. The method of claim 13,
Wherein the first control signal and the second control signal are signals having the same phase. 제13항에 있어서,
상기 제1 제어 신호와 상기 제2 제어 신호가 하이 레벨일 때, 상기 데이터를 상기 입출력 터미널로 출력하는 출력 모드로 동작되는 전자 소자.14. The method of claim 13,
And outputting the data to the input / output terminal when the first control signal and the second control signal are at a high level. 제13항에 있어서,
상기 제1 제어 신호와 상기 제2 제어 신호가 로우 레벨일 때, 상기 입출력 터미널로 데이터를 수신하기 위한 수신 모드로 동작되는 전자 소자.14. The method of claim 13,
Output terminal is in a reception mode for receiving data when the first control signal and the second control signal are at a low level.
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