Claims (8)
반도체 메모리 장치의 출력버퍼회로에 있어서; 외부 칩인에이블 신호에 따라 저전압 동작시에는 하이레벨을 출력하고, 고전압 동작시에는 로우레벨을 출력하는 동작전압 감지회로부와, 상기 동작전압 감지회로부로 부터 발생되는 신호를 제1외부신호에 의해 제어되고 출력은 입출력 패드로 전달하는 제1, 2보조 입출력 드라이버 제어회로부와, 상기 제1외부신호를 인가받아 입출력 패드로 반전된 출력을 전달하는 입출력 드라이버 제어회로부를 구비함을 특징으로 하는 출력버퍼회로.An output buffer circuit of a semiconductor memory device; According to an external chip enable signal, an operating voltage sensing circuit unit outputting a high level during low voltage operation and a low level during high voltage operation, and a signal generated from the operating voltage sensing circuit unit are controlled by a first external signal. And an output buffer circuit comprising: first and second auxiliary input / output driver control circuits for transmitting to the input / output pads, and input / output driver control circuits for transmitting the inverted output to the input / output pads by receiving the first external signal.
제1항에 있어서, 동작전압 감지회로부는 전원전압과 접지전압사이에 제1피모오스 트랜지스터와 제1, 제2, 제3엔모오스 트랜지스터들의 채널들이 직렬로 접속되고, 상기 제1, 제2, 제3엔모오스 트랜지스터들의 게이트는 이들의 드레인과 각기 접속되고, 상기 제2엔모오스 트랜지스터의 소오스와 상기 제3엔모오스 트랜지스터의 드레인이 접속된 제1노드와 접지전원사이에 제1공핍형 엔모오스 트랜지스터의 채널이 직렬로 접속되고, 전원전압과 접지전원사이에 제2피모오스 트랜지스터와 제2공핍형엔모오스 트랜지스터와 제4엔모오스 트랜지스터가 접속되고, 상기 제1노드에 상기 제4엔모오스 트랜지스터의 게이트가 접속되고, 상기 제1, 2피모오스 트랜지스터의 게이트는 외부 칩인에이블 신호와 접속되고, 상기 제2공핍형 엔모오스 트랜지스터의 게이트는 상기 제2공핍형 엔모오스 트랜지스터의 소오스와 상기 제4엔모오스 트랜지스터의 드레인이 접속된 제2노드에 접속되고, 상기 제2노드와 접지전원사이에 제3공핍형엔모오스 트랜지스터가 접속되고, 상기 제3공핍형 엔모오스 트랜지스터의 게이트는 접지전원과 접속되고, 전원전압과 접지전원사이에 제5엔모오스 트랜지스터와 제4공핍형 엔모오스 트랜지스터가 접속되고, 상기 제5엔모오스 트랜지스터의 게이트는 상기 제2노드에 접속되고, 상기 제4공핍형 엔모오스 트랜지스터의 게이트는 접지전원과 접속되고, 상기 제5엔모오스 트랜지스터의 소오스와 상기 공핍형 엔모오스 트랜지스터의 드레인이 접속된 제3노드는 상기 제1 및 제2보조 입출력 드라이버 제어회로부의 입력단자에 접속됨을 특징으로 하는 출력버퍼회로.The method of claim 1, wherein the operating voltage sensing circuit unit is connected between the first PMOS transistor and the channels of the first, second, third NMOS transistors in series between the power supply voltage and the ground voltage. The gates of the third NMOS transistors are respectively connected to their drains, and the first depletion type NMOS is connected between the first node to which the source of the second NMOS transistor and the drain of the third NMOS transistor are connected, and the ground power supply. A channel of the transistor is connected in series, and a second PMOS transistor, a second depletion type EnMOS transistor, and a fourth ENMOS transistor are connected between a power supply voltage and a ground power supply, and the fourth NMOS transistor is connected to the first node. A gate of the first and second PMOS transistors is connected to an enable signal of an external chip, and a gate of the second depletion type enMOS transistor is A source of the second depleted enMOS transistor and a drain of the fourth enMOS transistor are connected to a second node, and a third depleted enMOS transistor is connected between the second node and a ground power source. A gate of the third depletion type EnMOS transistor is connected to a ground power supply, and a fifth enMOS transistor and a fourth depletion type EnMOS transistor are connected between a power supply voltage and a ground power supply. A third node connected to a second node, a gate of the fourth depletion type EnMOS transistor is connected to a ground power supply, and a third node connected to a source of the fifth EnMOS transistor and a drain of the depletion type EnMOS transistor; And an output buffer circuit connected to the input terminals of the first and second auxiliary input / output driver control circuits.
제2항에 있어서, 상기 제1~제4공핍형 엔모오스 트랜지스터는 피모오스 트랜지스터로 대치될 수 있음을 특징으로 하는 출력버퍼회로.The output buffer circuit according to claim 2, wherein the first to fourth depletion type EnMOS transistors can be replaced with PMOS transistors.
제3항에 있어서, 상기 입출력 드라이버 제어회로부는 제3피모오스 트랜지스터와 제5공핍형 엔모오스 트랜지스터와 제6엔모오스 트랜지스터를 가지는 풀-업 인버어터의 입력단자는 제1외부신호와 접속되고, 제4피모오스 트랜지스터와 제6공핍형 엔모오스 트랜지스터와 제7엔모오스 트랜지스터를 가지는 풀-다운 인버어터의 입력단자는 상기 제1외부신호와 접속되고, 전원접압과 접지전원사이에 채널들이 직렬로 접속된 제1풀-업 트랜지스터의 게이트와 제1풀-다운 트랜지스터의 게이트는 상기 풀-업 인버어터와 상기 풀-다운 인버어터의 출력단에 각각 접속되고, 상기 제1풀-업트랜지스터의 소오스와 상기 제2풀-다운 트랜지스터의 드레인은 외부 입출력 패드와 접속됨을 특징으로 하는 출력버퍼회로.The input and output terminal of the pull-up inverter having a third PMOS transistor, a fifth depletion type EnMOS transistor, and a sixth EnMOS transistor is connected to a first external signal. An input terminal of a pull-down inverter having a fourth PMOS transistor, a sixth depletion type EnMOS transistor, and a seventh EnMOS transistor is connected to the first external signal, and channels are connected in series between a power supply contact and a ground power supply. The gate of the first pull-up transistor and the gate of the first pull-down transistor connected to each other are connected to output terminals of the pull-up inverter and the pull-down inverter, respectively, and are connected to the source of the first pull-up transistor. And the drain of the second pull-down transistor is connected to an external input / output pad.
제4항에 있어서, 상기 제1풀-업 트랜지스터는 제8엔모오스 트랜지스터임을 특징으로 하는 출력버퍼회로.The output buffer circuit according to claim 4, wherein the first pull-up transistor is an eighth NMOS transistor.
제5항에 있어서, 상기 제1풀-다운 트랜지스터는 제9엔모오스 트랜지스터임을 특징으로 하는 출력버퍼회로.The output buffer circuit of claim 5, wherein the first pull-down transistor is a ninth NMOS transistor.
제6항에 있어서, 상기 제1보조 입출력 드라이버 제어회로부는 상기 동작전압 감지회로부의 출력신호를 상기 제1외부신호에 의해 통과 또는 차단시키는 제1전송게이트와, 상기 전송게이트의 출력단자와 접지전원사이에 채널이 직렬로 접속되고 게이트는 상기 제1외부신호와 접속된 제10엔모오스 트랜지스터와, 전원전압과 외부 입출력 패드사이에 채널이 직렬로 접속되고 게이트는 상기 제1전송게이트의 출력단자와 접속된 제11엔모오스 트랜지스터로 구성됨을 특징으로 하는 출력버퍼회로.7. The apparatus of claim 6, wherein the first auxiliary input / output driver control circuit unit comprises: a first transmission gate configured to pass or block an output signal of the operation voltage sensing circuit unit by the first external signal; an output terminal of the transmission gate and a ground power source; A channel is connected in series and a gate is connected to the first NMOS transistor connected to the first external signal, and a channel is connected in series between a power supply voltage and an external input / output pad, and a gate is connected to an output terminal of the first transfer gate. An output buffer circuit comprising an eleventh NMOS transistor connected.
제7항에 있어서, 상기 제2보조 입출력 드라이버 제어회로부는 상기 동작전압 감지회로부의 출력신호를 상기 제1외부신호에 의해 통과 또는 차단시키는 제2전송게이트와, 상기 전송게이트의 출력단자와 접지전원사이에 채널이 직렬로 접속되고 게이트는 상기 제1외부신호와 접속된 제12엔모오스 트랜지스터와, 외부 입출력 패드과 접지전원사이에 채널이 직렬로 접속되고 게이트는 상기 제2전송게이트의 출력단자와 접속된 제13엔모오스 트랜지스터로 구성됨을 특징으로 하는 출력버퍼회로.The control circuit of claim 7, wherein the second auxiliary input / output driver control circuit unit comprises: a second transmission gate configured to pass or block an output signal of the operating voltage sensing circuit unit by the first external signal; an output terminal of the transmission gate and a ground power source; A channel is connected in series and a gate is connected to the twelfth NMOS transistor connected to the first external signal, and a channel is connected in series between an external input / output pad and a ground power supply, and a gate is connected to an output terminal of the second transfer gate. An output buffer circuit comprising: a thirteenth NMOS transistor.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.