KR20060090074A - 싱글 일렉트론 트랜지스터를 채용하는 메모리 셀 및 그메모리 장치 - Google Patents

싱글 일렉트론 트랜지스터를 채용하는 메모리 셀 및 그메모리 장치 Download PDF

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Abstract

본 발명은 싱글 일렉트론 트랜지스터(SET)를 채용하는 메모리 셀 및 그 메모리 장치에 관하여 개시된다. 본 발명의 메모리 셀은 싱글 일렉트론 트랜지스터와 제1 내지 제5 트랜지스터를 포함한다. 제1 트랜지스터는 싱글 일렉트론 트랜지스터의 드레인이 그 소스에 연결되고, 접지 전압이 그 게이트에 연결되는 디플리션 타입의 엔모스 트랜지스터이다. 제2 트랜지스터는 제1 트랜지스터의 드레인이 그 소스에 연결되고, 전원 전압이 그 드레인에 연결되고, 싱글 일렉트론 트랜지스터의 게이트가 그 소스와 그 게이트에 연결되는 디플리션 타입의 엔모스 트랜지스터이다. 제3 트랜지스터는 제1 워드라인이 그 게이트에 연결되고, 싱글 일렉트론 트랜지스터의 게이트가 그 소스에 연결되는 엔모스 트랜지스터이다. 제4 트랜지스터는 싱글 일렉트론 트랜지스터의 게이트가 그 게이트에 연결되고, 제3 트랜지스터의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터이다. 제5 트랜지스터는 비트라인에 그 드레인이 연결되고 제2 워드라인이 그 게이트에 연결되고 제3 트랜지스터의 드레인이 그 소스에 연결되는 엔모스 트랜지스터이다.
SET 메모리 셀, 2 로우 라인, 1칼럼 라인, 다치(multiple valued) 메모리 장치

Description

싱글 일렉트론 트랜지스터를 채용하는 메모리 셀 및 그 메모리 장치{Momory cell and memory device employing single electron transistor}
도 1a 및 도 1b는 싱글 일렉트론 트랜지스터(SET)를 설명하는 도면들이다.
도 2a 및 도 2b는 SET와 MOS 트랜지스터를 결합한 유니버셜 레터럴 게이트(universal literal gate)의 회로 다이어그램 및 그 동작 특성을 설명하는 도면이다.
도 3a 및 도3b는 도 2a의 유니버셜 레터럴 게이트를 사용하는 양자화기(quantizer)의 회로 다이어그램과 그 동작 특성을 설명하는 도면이다.
도 4a 및 도 4b는 종래의 MV-SRAM 셀의 회로 다이어그램과 동작 타이밍 다이어그램을 설명하는 도면이다.
도 5는 도 4a의 MV-SRAM 셀의 메모리 어레이를 설명하는 도면이다.
도 6은 본 발명의 일실시예에 따른 SET를 채용하는 메모리 셀을 설명하는 도면이다.
도 7은 도 6의 메모리 셀로 구성되는 메모리 어레이를 설명하는 도면이다.
도 8은 도 6의 메모리 셀의 동작 타이밍 다이어그램을 설명하는 도면이다.
도 9는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다.
도 10은 도 9의 메모리 장치의 동작 타이밍 다이어그램을 설명하는 도면이 다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 싱글 일렉트론 트랜지스터를 채용하는 메모리 셀 및 그 메모리 장치에 관한 것이다.
싱글 일렉트론 트랜지스터(Single Electron Transistor, 이하 "SET"라고 칭한다)는 전자 장치들에 주요한 구성이 되고 있다.
도 1a는 SET를 확대한 도면이고, 도1b는 SET의 회로 다이어그램이다. 도 1a 및 도 1b를 참조하면, SET(100)는 소스 리드(105)와 드레인 리드(110), 2개의 리드(lead)를 포함한다. SET(100)는 또한 큰 저항과 작은 커패시턴스를 갖는 터널 정션들(106, 111)을 통하여 소스 리드(105)와 드레인 리드(110)와 각각 연결되는 작은 메탈 아일랜드(115)를 포함한다. SET(100)는 또한 아일랜드(115)에 용량성(capacitively)으로 연결되는 게이트(125)에 부착되는 세번째 리드(120)를 포함한다. SET(100)에 인가된 전압은 아일랜드(115)를 통해 흐르는 전류를 유발하는 데, 전계 효과 트랜지스터(Field Effect Transistor, FET)처럼, 게이트(125)에 인가된 전압(Vg)에 의해 제어되는 전류을 흘린다.
SET(100)는 쿨롱 블락케이드 효과(Coulomb blockade effect)를 이용하여 동작된다. 게이트 전압 Vg=0일 때 아일랜드(115)로 전자를 유입하면, SET(100)의 에 너지는 e2/2C∑ 만큼 상승한다. 여기에서, C∑는 아일랜드(115)의 총 커패시턴스로 C∑=CS+CD+Cg 이다. CS와 CD는 2 터널 정션들의 커패시턴스(106, 111)를 나타내고, CG는 게이트(120)와 아일랜드(115) 사이의 게이트-아일랜드 커패시턴스(125)를 나타낸다. Vg=0일 때, 소스 리드(105)에서 아일랜드(115)를 통해 드레인 리드(110)로 전류를 흘리기 전에 에너지 장벽 e2/2C∑이 극복되어야 한다. SET(100)의 게이트 리드(120)는 입력 리드로 작용한다. 만약 게이트(120)로 작은 전압이 인가되면, 분극 전하(polarization charge)가 아일랜드(115)에 유입될 것이다. 에너지 장벽이 계속해서 낮아져서, 아일랜드(115)를 통해 흐르는 전류가 고정된 버이어스 전압에서 증가된다. 결과적으로, I-Vg 특성은 e/Cg 주기로 주기적이 된다. e는 전자 하나(single electron)의 차아지이다. 게이트에 인가된 차아지 CgVg가 e를 초과하게 되면, 아일랜드(115)의 평균적인 전자 수는 정션들의 터널링을 통해 증가된다.
SET(100)는 게이트 바이어스(Gate bias)에 따라 드레인 전류(Drain current)가 주기적으로 증가 및 감소하는 특별한 특성을 갖고 있다. 이러한 특성을 이용하여 적은 수의 transistor로 회로의 functionality를 증가시키려는 연구가 현재 급속히 진행중이다. 이 SET(100)를 사용하게 되면, 회로의 집적도를 향상시킬 수 있으며 소비 전력이 매우 작아진다는 장점을 갖게 된다. 특히, SET(100)는 다치 논리 회로(Multiple-Valued logic circuit) 응용에 매우 적합한 특성을 가지고 있으며, 이것에 응용하려는 많은 시도가 현재 이루어 지고 있다.
도 2a는 SET(100)와 MOS 트랜지스터를 결합한 유니버셜 레터럴 게이트(universal literal gate)의 회로 다이어그램이다. 이를 참조하면, M1 트랜지스터의 게이트에 Vgg의 고정된 전압을 인가하게 되면, SET(100)의 드레인 전압(Vds)은 거의 일정한 Vgg-Vth 전압으로 유지된다. 이 Vgg-Vth는 SET(100)의 쿨롱 블락케이드 조건(Coulomb blockade condition)을 유지시킬 수 있을 만큼 충분히 낮은 전압이 되며, SET(100)는 입력 전압(Vin)에 따라 드레인 전류가 주기적으로 증가 및 감소하는 특성을 나타나게 된다. 이때 정전류원(210)에 의해 SET(100)의 드레인 전류가 공급된다. 만일 정전류원(210)에서 공급되는 전류(Io) 보다 SET(100)에 많은 전류가 흐르도록 입력 전압(Vin)이 인가된다면, 출력 전압(Vout)은 로직 하이(high)에서 로직 로우(low)로 급격하게 낮아지게 된다. 반대로, 정전류원(210) 전류(Io) 보다 적은 전류가 SET(100)의 드레인 전류(Id)로 흐르도록 입력 전압(Vin) 전압이 인가된다면, 출력 전압(Vout)은 로직 로우에서 로직 하이로 급격하게 증가하게 된다. 따라서, 도 2b에 도시된 바와 같이, 입력 전압(Vin)이 증가하게 되면 유니버셜 레터럴 게이트(200)의 출력전압(Vout)은 매우 큰 전압 스윙을 갖는 구형파와 같은 특성을 보이게 된다.
도 3a은 도 2a의 유니버셜 레터럴 게이트(200)를 사용하는 양자화기(quantizer)의 회로 다이어그램이고, 도 3b는 양자화기의 동작 특성 그래프이다. 도 3a 및 도 3b를 참조하면, 정전류원(210)의 전류(Io)에 의해 다수개의 안정점들(stability points)이 존재하게 되고, 각각의 안정점(stability point)은 각 점선으로 구분되어 양자화기(300)가 안정한 영역에서 동작되도록 한다. 즉, 클럭 신호 (CLK)가 인에이블되어 입력 전압(Vin)이 SN 노드에 전달되고 클럭 신호(CLK)를 디세이블시키면 그 전압에 해당하는 안정점(stability point)에서 양자화(quantized) 된다. 따라서, 도 3b와 같은 계단 파형과 같은 Vin-Vout 전압 특성을 얻을 수 있게 된다.
SET(100)와 MOS 트랜지스터를 결합한 양자화기 회로(300)는 메모리(Memory)에 응용이 가능하며, 특히 별도의 리프레쉬(refresh) 동작이 없이 다수개의 레벨(multiple level) 전압을 저장하는 것이 가능하므로, 다치 스태틱 메모리(Multiple valued Static memory: MV-SRAM)에 매우 효과적이다.
도 4a는 도 3a의 양자화기 회로(300)를 응용한 MV-SRAM 셀을 설명하는 도면이고, 도 4b는 MV-SRAM 셀의 기입/독출(Write/Read) 동작을 설명하는 타이밍 다이어그램이다. 도 4a를 참조하면, MV-SRAM 셀(400)은 SET와 저장 노드(SN) 사이에 연결되고 접지 전압에 게이팅되는 제1 트랜지스터(M1)와 전원 전압(Vdd)과 저장 노드(SN) 사이에 연결되고 저장 노드(SN)에 그 게이트가 연결되는 제2 트랜지스터(M2), 비트라인(BL)과 저장 노드(SN) 사이에 연결되고 제1 워드라인(WL)이 그 게이트에 연결되는 제3 트랜지스터(M3), 저장 노드(SN)에 그 게이트가 연결되고 접지 전압이 그 소스에 연결되는 제4 트랜지스터(M4), 그리고 제4 트랜지스터(M4)의 드레인이 그 소스에 연결되고 제2 워드라인(SWL)이 그 게이트에 연결되고 제2 비트라인(SL)이 그 드레인에 연결되는 제5 트랜지스터(M5)를 포함한다.
도 4b를 참조하면, 기입 동작시 t0 타이밍에서 워드라인(WL)을 인에이블시킨다. 제1 워드라인(WL) 인에이블 후, t1 타이밍에서 제1 비트라인(BL)에 다치 로직 값(Multiple Logic Value)에 해당하는 전압을 인가한다. 도 4a의 MV-SRAM 셀(400)은 2 비트(bit)를 저장할 수 있는 실시예를 표현한 것으로, 2 비트를 저장하기 위해서는 4 레벨의 다른 전압들을 제1 비트라인(BL)에 인가하여 SN 노드에 저장되도록 한다. SN 노드에 해당 전압이 전달된 후에는 t2 타이밍에서 제1 워드라인(WL)을 디세이블시키고, t3 타이밍에서 제1 비트라인(BL)을 접지 전압(ground)로 프리차아지시킨다. 그러면, SN 노드에 저장된 전압은 도 3b의 양자화기(300) 동작 안정화(stability) 원리에 따라 저장된 레벨이 리프레쉬(refresh) 동작없이 그대로 유지되게 된다. 독출 동작 시에는 제2 워드라인(SWL)을 인에이블시켜, SN 노드에 연결된 M4 트랜지스터와 M5 트랜지스터를 통하여 제2 비트라인(SL)으로 일정한 전류가 흐르게 된다. 이 전류는 SN 노드에 저장된 전압에 비례하게 되어 이 전류의 양을 센싱(Sensing)하여 전압으로 변환하면 저장된 로직 값을 읽을 수 있다.
이러한 MV-SRAM 셀을 어레이(array)로 구성하게 되면, 셀(cell) 당 2개의 워드라인들(WL, SWL)과 2개의 비트라인들(BL, SL)이 필요하게 되어, 도 5에 도시된 바와 같이, 메모리 면적이 늘어나는 단점이 있다. 다치 메모리(Multiple Valued Memory)의 장점은 셀 당 저장 비트 수를 늘려서 메모리의 집적도를 향상시킨다는 장점이 있었는데, 제1 및 제2 워드라인들(WL, SWL)을 구현하기 위한 로우 라인들과 제1 및 제2 비트라인들(BL, SL)을 구현하기 위한 칼럼 라인들의 증가로 인해, MV-SRAM의 장점을 충분히 살릴 수 없게 된다.
따라서, 2개의 라인과 2개의 칼럼 라인을 사용한 종래의 MV-SRAM 셀 대신에 메모리의 집적도를 향상시킬 수 있는 새로운 MV-SRAM 셀의 존재가 요구된다.
본 발명의 목적은 SET를 포함하고 2개의 로우 라인과 1개의 칼럼 라인을 사용하는 메모리 셀을 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 셀의 데이터를 센싱하는 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 메모리 셀은 싱글 일렉트론 트랜지스터; 싱글 일렉트론 트랜지스터의 드레인이 그 소스에 연결되고, 접지 전압이 그 게이트에 연결되는 제1 트랜지스터; 제1 트랜지스터의 드레인이 그 소스에 연결되고, 전원 전압이 그 드레인에 연결되고, 싱글 일렉트론 트랜지스터의 게이트가 그 드레인과 그 게이트에 연결되는 제2 트랜지스터; 제1 워드라인이 그 게이트에 연결되고, 싱글 일렉트론 트랜지스터의 게이트가 그 소스에 연결되는 제3 트랜지스터; 싱글 일렉트론 트랜지스터의 게이트가 그 게이트에 연결되고, 제3 트랜지스터의 드레인이 그 드레인에 연결되는 제4 트랜지스터; 및 비트라인에 그 드레인이 연결되고 제2 워드라인이 그 게이트에 연결되고 제3 트랜지스터의 드레인이 그 소스에 연결되는 제5 트랜지스터를 포함한다.
본 발명의 바람직한 실시예들에 따라, 제1 및 제2 트랜지스터들은 디플리션(depletion) 타입의 엔모스 트랜지스터들이고, 제3 내지 제5 트랜지스터들은 엔모스 트랜지스터들인 것이 적합하다. 그리고, 싱글 일렉트론 트랜지스터는 반도체 기판 상에 형성된 소스와 드레인; 소스와 드레인 사이에 터널 정션을 형성하고, 소스 와 드레인 사이에 위치하는 메탈 아일랜드; 및 메탈 아일랜드 상에 인접하게 위치하고 메탈 아일랜드를 통해 흐르는 전류를 제어하는 게이트로 구성된다.
상기 다른 목적을 달성하기 위하여, 본 발명의 메모리 장치는 제1 싱글 일렉트론 트랜지스터를 포함하는 메인 메모리 셀; 제2 싱글 일렉트론 트랜지스터를 포함하는 기준 메모리 셀; 메인 메모리 셀의 비트라인과 연결되고, 메인 메모리 셀에 저장된 데이터에 따라 셀 전압을 발생하는 제1 프리차아지부; 기준 메모리 셀의 기준 비트라인과 연결되고, 기준 메모리 셀에 저장된 데이터에 따라 기준 전압을 발생하는 제2 프리차아지부; 및 셀 전압과 기준 전압을 감지 증폭하는 센스 앰프를 포함한다.
본 발명의 바람직한 실시예들에 따라, 제1 프리차아지부는 전원 전압이 그 소스에 연결되고 그 게이트와 그 드레인이 연결되는 제1 피모스 트랜지스터; 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 비트라인이 그 소스에 연결되는 제1 엔모스 트랜지스터; 비트라인이 그 입력으로 연결되고 그 출력이 제1 엔모스 트랜지스터의 게이트로 연결되는 인버터; 전원 전압이 그 소스에 연결되고 제1 피모스 트랜지스터의 게이트가 그 게이트에 연결되고 그 드레인으로 셀 전압이 발생되는 제2 피모스 트랜지스터; 및 제2 피모스 트랜지스터의 드레인이 그 드레인과 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 포함한다. 제2 프리차아지부는 전원 전압이 그 소스에 연결되고 그 게이트와 그 드레인이 연결되는 제1 피모스 트랜지스터; 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 기준 비트라인이 그 소스에 연결되는 제1 엔모스 트랜지스터; 기 준 비트라인이 그 입력으로 연결되고 그 출력이 제1 엔모스 트랜지스터의 게이트로 연결되는 인버터; 전원 전압이 그 소스에 연결되고 제1 피모스 트랜지스터의 게이트가 그 게이트에 연결되고 그 드레인으로 기준 전압이 발생되는 제2 피모스 트랜지스터; 및 제2 피모스 트랜지스터의 드레인이 그 드레인과 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 포함한다.
따라서, 본 발명에 의하면, SET를 포함한 MV-SRAM 셀이 2개의 로우 라인과 1개의 칼럼 라인만으로 동작하여 메모리의 집적도를 향상시키고 메모리 비트당 생산 단가를 감소시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명의 일실시예에 따른 MV-SRAM 셀을 설명하는 도면이다. 이를 참조하면, MV-SRAM 셀(600)은 싱글 일렉트론 트랜지스터(100)와 제1 내지 제5 트랜지스터들(M1, M2, M3, M4, M5)를 포함한다.
제1 트랜지스터(M1)는 싱글 일렉트론 트랜지스터(100)의 드레인(105)이 그 소스에 연결되고, 접지 전압(VSS)이 그 게이트에 연결되고, 제2 트랜지스터(M2)의 소스가 그 드레인에 연결되는 디플리션(depletion) 타입의 엔모스 트랜지스터로 구 성된다.
제2 트랜지스터(M2)는 제1 트랜지스터의 드레인이 그 소스에 연결되고, 전원 전압(Vdd)이 그 드레인에 연결되고, 싱글 일렉트론 트랜지스터(100)의 게이트(120)가 그 드레인과 그 게이트에 연결되는 디플리션 타입의 엔모스 트랜지스터로 구성된다.
제3 트랜지스터(M3)는 제1 워드라인(WL)이 그 게이트에 연결되고, 싱글 일렉트론 트랜지스터(100)의 게이트(120)와 제1 및 제2 트랜지스터(M1, M2)의 드레인들이 그 소스에 연결된다.
제4 트랜지스터(M4)는 싱글 일렉트론 트랜지스터(100)의 게이트(120)와 제1 및 제2 트랜지스터(M1, M2)의 드레인들 그리고 제3 트랜지스터(M3)의 소스가 그 게이트에 연결되고, 제3 트랜지스터(M3)의 드레인이 그 드레인에 연결되는 엔모스 트랜지스터로 구성된다. 제4 트랜지스터(M4)의 소스는 이 후에 설명될 도 7의 제6 트랜지스터(M6)를 통하여 접지 전압(VSS)과 연결된다.
제5 트랜지스터(M5)는 비트라인(BL)이 그 드레인에 연결되고, 제2 워드라인(SWL)이 그 게이트에 연결되고, 제3 트랜지스터(M3)의 드레인과 제4 트랜지스터(M4)의 드레인이 그 소스에 연결되는 엔모스 트랜지스터로 구성된다.
제1 트랜지스터(M1)의 드레인, 제2 트랜지스터(M2)의 소스와 제3 트랜지스터(M3)의 소스 그리고 싱글 일렉트론 트랜지스터(100)의 게이트가 연결되는 노드는 MV-SRAM 셀의 데이터 저장 노드(SN)가 된다.
도 7은 도 6의 MV-SRAM 셀을 배열한 셀 어레이를 설명하는 도면이다. 이를 참조하면, 행들 및 열들로 MV-SRAM 셀(600)이 배열되고, 각 셀들은 행 방향으로 달리는 2개의 제1 및 제2 워드라인들((WL0, SWL0), (WL1, SWL1), (WL2, SWL2), (WL3, SWL3))과 연결되고, 열방향으로 달리는 하나의 비트라인(BL0, BL1, BL2, BL3)과 연결된다. 그리고 각 셀들은 제6 트랜지스터(M6)와 공통으로 연결된다. 제6 트랜지스터는 제어 신호(SC)가 그 게이트에 연결되고, 셀(600) 내 제4 트랜지스터(M4)의 소스가 드레인에 연결되고, 접지 전압(VSS)이 그 소스에 연결된다. 제4 트랜지스터(M4)의 소스는 셀 어레이 블락 내 제6 트랜지스터(M6)에 공통으로 연결되어 사용되므로 이로 인한 면적 패널티(area penalty)가 작다.
기입 동작 시, 제6 트랜지스터(M6)는 턴오프되어 SN 노드에 저장된 데이터가 제4 트랜지스터(M4)를 통해 레벨 다운되지 않도록 하고, 소비전력이 감소되도록 한다. 독출 시에는 제6 트랜지스터(M6)는 턴온되어 제4 트랜지스터(M4)의 소스가 접지 레벨이 되게 하여 비트라인(BL)에 연결된 프리차아지 회로(미도시)로부터 비트라인(BL)을 통하여 M5,M4,M6 트랜지스터들로 전류를 흐르게 한다.
도 8은 도 6의 MV-SRAM 셀의 동작을 설명하는 타이밍 다이어그램이다. 이를 참조하면, 기입 동작 시, t0 타이밍에서 제1 및 제2 워드라인(WL, SWL)을 동시에 인에이블시킨다. t1 타이밍에서 비트라인(BL)에 2 비트의 로직 데이터(logic data) 값, 예컨대 '11', '10', '01', 그리고 '00'에 해당하는 전압을 인가하면, 제5 및 3 트랜지스터들(M5, M3)을 통하여 SN 노드에 해당 전압이 저장된다. 이때, 제6 트랜지스터(M6)는 턴오프이므로 제4 트랜지스터(M4)를 통한 전류는 없으므로, 별도의 전력 소모와 SN 노드의 전압 손실은 없다. SN 노드에 기입 동작이 끝나면, t2 타이 밍에서 제1 워드라인(WL)을 디세이블시키고, t3 타이밍에서 비트라인(BL)을 접지 전압(VSS)으로 프리차아지하면, 기입 동작이 완료된다. 독출 동작은 t4 타이밍에서 제1 워드라인(WL)은 접지 전압(VSS)으로 유지시킨 채로 제2 워드라인(SWL)과 제어 신호(SC)를 인에이블시킨다. 그러면 비트라인(BL)에 연결된 프리차아지 트랜지스터(도 9)로부터 칼럼 디코더(미도시)와 비트라인(BL)을 통하여 제4 트랜지스터(M4)에 전류가 흐르게 된다.
도 9는 앞서 설명한 독출 동작시 프리차아지 트랜지스터와 칼럼 디코더를 통하여 셀에 흐르는 전류를 센싱하기 위한 동작을 설명하는 회로 다이어그램이다. 이를 참조하면, 센스 앰프(900)에 제1 프리차아지 회로(910A)와 제2 프리차아지 회로(910B)가 연결된다. 제1 프리차아지부(910A)는 칼럼 디코더(920)의 엔모스 트랜지스터(921)를 통하여 메인 MV-SRAM 셀(600A)의 비트라인(BL)과 연결된다. 제2 프리차아지부(910B)는 칼럼 디코더(920)의 엔모스 트랜지스터(922)를 통하여 기준 MV-SRAM 셀(600B)의 기준 비트라인(RBL)과 연결된다.
제1 프리차아지부(910A)는 전원 전압(VDD)이 그 소스에 연결되고 그 게이트와 그 드레인이 연결되는 제1 피모스 트랜지스터(911)와, 제1 피모스 트랜지스터(911)의 드레인이 그 드레인에 연결되고 칼럼 디코더(920)의 엔모스 트랜지스터(921) 드레인이 그 소스에 연결되는 제1 엔모스 트랜지스터(912)와, 칼럼 디코더(920)의 소스가 그 입력으로 연결되고 그 출력이 제1 엔모스 트랜지스터(912)의 게이트로 연결되는 인버터(913)와, 전원 전압(VDD)이 그 소스에 연결되고 제1 피모스 트랜지스터(911)의 게이트가 그 게이트에 연결되고 그 드레인으로 셀 전압(Vmain) 이 발생되는 제2 피모스 트랜지스터(914)와, 그리고 제2 피모스 트랜지스터(914)의 드레인이 그 드레인과 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제2 엔모스 트랜지스터(915)를 포함한다. 제2 프리차아지부(910B)는 제1 프리차아지부(910A)와 거의 동일하게 구성된다.
메인 MV-SRAM 셀(600A)과 기준 MV-SRAM 셀(600B) 각각은 앞서 설명한 도 6의 MV-SRAM 셀(600)과 동일하다. 기준 MV-SRAM 셀(600B)은 RSN 노드에 저장된 기준 전압 값에 의해 기준 전류(Iref)를 흘린다. RSN 노드에 저장된 기준 전압 값은 메인 MV-SRAM 셀(600A)의 SN 노드에 저장되는 예컨대, 로직 '0'과 로직 '1'의 중간 값이다. 메인 MV-SRAM 셀(600A)은 SN 노드에 저장된 로직 레벨에 따라 소정의 셀 전류(Imain)를 흘린다.
칼럼 디코더(920)의 제1 칼럼 선택 신호(YA)와 제2 칼럼 선택 신호(RYA)가 인에이블되면, 셀 전류(Imain)에 의해 제1 프리차아지부(910A)에서 셀 전압(Vmain)이 발생되고 기준 전류(Iref)에 의해 제2 프리차아지부(910B)의 기준 전압(Vref)이 발생된다. 센스 앰프(900)는 기준 전압(Vref)과 셀 전압(Vmain)을 비교하여 그 결과로 출력 신호를 발생한다. 이 때 발생되는 출력 신호는 메인 MV-SRAM 셀(600A)에 저장된 데이터이다.
도 10은 도 9의 회로 다이어그램의 센싱 동작을 설명하는 도면으로, 설명의 편의를 위하여, 다치 센싱(Multiple Valued sensing) 동작이 아닌 바이너리 센싱(binary sensing)동작을 예로 들었다. 로직 '0'에 해당하는 저장 전압을 VSN0 이라 하고 로직 '1'에 해당하는 저장 전압을 VSN1 이라고 가정하면, 독출 동작 시 셀 전 류(Imain)와 기준 전류(Iref)와의 관계는 다음과 같이 설정된다.
Figure 112005007233385-PAT00001
여기에서, Imain0은 메인 MV-SRAM 셀(600A)에 저장된 데이터가 로직 '0'일 때 흐르는 셀 전류이고, Imain1은 메인 MV-SRAM 셀(600A)에 저장된 데이터가 로직 '1'일 때 흐르는 셀 전류이다.
제1 및 제2 프리차아지부(910A, 910B)의 제1 노드 전압(VM)과 제2 노드 전압(VR), 그리고 셀 전압(Vmain)과 기준 전압(Vref)과의 관계는 다음과 같다.
Figure 112005007233385-PAT00002
Figure 112005007233385-PAT00003
여기에서, VM1과 Vmain1은 메인 MV-SRAM 셀(600A)에 저장된 데이터가 로직 '1'일 때 제1 노드 전압(VM)과 셀 전압(Vmain)을 나타내고, VM0와 Vmain0는 Vmain1은 메인 MV-SRAM 셀(600A)에 저장된 데이터가 로직 '0'일 때 제1 노드 전압(VM)과 셀 전압(Vmain)을 나타낸다.
도 10을 참조하면, 제2 워드라인(SWL)과 제2 기준 워드라인(RSWL)이 인에이블되고, 제1 및 제2 칼럼 선택 신호(YA, RYA)가 활성화되면, 메인 MV-SRAM 셀(600A)에 저장된 데이터에 따라 제1 노드 전압(VM)과 셀 전압(Vmain)이 결정된다. 셀 전압(Vamin)과 기준 전압(Vref)을 감지 증폭하는 센스 앰프(900)에 의해 메인 MV-SRAM 셀(600A)에 저장된 데이터에 해당하는 출력 전압(Vout)이 발생된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, SET를 포함한 MV-SRAM 셀이 2개의 로우 라인과 1개의 칼럼 라인만으로 동작하여 메모리의 집적도를 향상시키고 메모리 비트당 생산 단가를 감소시킨다.

Claims (12)

  1. 싱글 일렉트론 트랜지스터;
    상기 싱글 일렉트론 트랜지스터의 드레인이 그 소스에 연결되고, 접지 전압이 그 게이트에 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인이 그 소스에 연결되고, 전원 전압이 그 드레인에 연결되고, 상기 싱글 일렉트론 트랜지스터의 게이트가 그 소스와 그 게이트에 연결되는 제2 트랜지스터;
    제1 워드라인이 그 게이트에 연결되고, 상기 싱글 일렉트론 트랜지스터의 게이트가 그 소스에 연결되는 제3 트랜지스터;
    상기 싱글 일렉트론 트랜지스터의 게이트가 그 게이트에 연결되고, 상기 제3 트랜지스터의 드레인이 그 드레인에 연결되는 제4 트랜지스터; 및
    비트라인에 그 드레인이 연결되고, 제2 워드라인이 그 게이트에 연결되고 상기 제3 트랜지스터의 드레인이 그 소스에 연결되는 제5 트랜지스터를 구비하는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서, 상기 제1 트랜지스터는
    디플리션(depletion) 타입의 엔모스 트랜지스터인 것을 특징으로 하는 메모리 셀.
  3. 제1항에 있어서, 상기 제2 트랜지스터는
    디플리션(depletion) 타입의 엔모스 트랜지스터인 것을 특징으로 하는 메모리 셀.
  4. 제1항에 있어서, 상기 제3 트랜지스터는
    엔모스 트랜지스터인 것을 특징으로 하는 메모리 셀.
  5. 제1항에 있어서, 상기 제4 트랜지스터는
    엔모스 트랜지스터인 것을 특징으로 하는 메모리 셀.
  6. 제1항에 있어서, 상기 제5 트랜지스터는
    엔모스 트랜지스터인 것을 특징으로 하는 메모리 셀.
  7. 제1항에 있어서, 상기 싱글 일렉트론 트랜지스터는
    반도체 기판 상에 형성된 상기 소스와 상기 드레인;
    상기 소스와 상기 드레인 사이에 터널 정션을 형성하고, 상기 소스와 상기 드레인 사이에 위치하는 메탈 아일랜드; 및
    상기 메탈 아일랜드 상에 인접하게 위치하고 상기 메탈 아일랜드를 통해 흐르는 전류를 제어하는 상기 게이트를 구비하는 것을 특징으로 하는 메모리 셀.
  8. 제1 싱글 일렉트론 트랜지스터를 포함하는 메인 메모리 셀;
    제2 싱글 일렉트론 트랜지스터를 포함하는 기준 메모리 셀;
    상기 메인 메모리 셀의 비트라인과 연결되고, 상기 메인 메모리 셀에 저장된 데이터에 따라 셀 전압을 발생하는 제1 프리차아지부;
    상기 기준 메모리 셀의 기준 비트라인과 연결되고, 상기 기준 메모리 셀에 저장된 데이터에 따라 기준 전압을 발생하는 제2 프리차아지부; 및
    상기 셀 전압과 상기 기준 전압을 감지 증폭하는 센스 앰프를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서, 상기 메인 메모리 셀은
    상기 제1 싱글 일렉트론 트랜지스터;
    상기 제1 싱글 일렉트론 트랜지스터의 드레인이 그 소스에 연결되고, 접지 전압이 그 게이트에 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인이 그 소스에 연결되고, 전원 전압이 그 드레인에 연결되고, 상기 제1 싱글 일렉트론 트랜지스터의 게이트가 그 소스와 그 게이트에 연결되는 제2 트랜지스터;
    제1 워드라인이 그 게이트에 연결되고, 상기 제1 싱글 일렉트론 트랜지스터의 게이트가 그 소스에 연결되는 제3 트랜지스터;
    상기 제1 싱글 일렉트론 트랜지스터의 게이트가 그 게이트에 연결되고, 상기 제3 트랜지스터의 드레인이 그 드레인에 연결되는 제4 트랜지스터; 및
    상기 비트라인에 그 드레인이 연결되고, 제2 워드라인이 그 게이트에 연결되고 상기 제3 트랜지스터의 드레인이 그 소스에 연결되는 제5 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제8항에 있어서, 상기 기준 메모리 셀은
    상기 제2 싱글 일렉트론 트랜지스터;
    상기 제2 싱글 일렉트론 트랜지스터의 드레인이 그 소스에 연결되고, 접지 전압이 그 게이트에 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인이 그 소스에 연결되고, 전원 전압이 그 드레인에 연결되고, 상기 제2 싱글 일렉트론 트랜지스터의 게이트가 그 소스와 그 게이트에 연결되는 제2 트랜지스터;
    제1 기준 워드라인이 그 게이트에 연결되고, 상기 제2 싱글 일렉트론 트랜지스터의 게이트가 그 소스에 연결되는 제3 트랜지스터;
    상기 제2 싱글 일렉트론 트랜지스터의 게이트가 그 게이트에 연결되고, 상기 제3 트랜지스터의 드레인이 그 드레인에 연결되는 제4 트랜지스터; 및
    상기 기준 비트라인에 그 드레인이 연결되고, 제2 기준 워드라인이 그 게이트에 연결되고 상기 제3 트랜지스터의 드레인이 그 소스에 연결되는 제5 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제8항에 있어서, 상기 제1 프리차아지부는
    전원 전압이 그 소스에 연결되고 그 게이트와 그 드레인이 연결되는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 상기 비트라인이 그 소스에 연결되는 제1 엔모스 트랜지스터;
    상기 비트라인이 그 입력으로 연결되고 그 출력이 상기 제1 엔모스 트랜지스터의 게이트로 연결되는 인버터;
    상기 전원 전압이 그 소스에 연결되고 상기 제1 피모스 트랜지스터의 게이트가 그 게이트에 연결되고 그 드레인으로 상기 셀 전압이 발생되는 제2 피모스 트랜지스터; 및
    상기 제2 피모스 트랜지스터의 드레인이 그 드레인과 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
  12. 제8항에 있어서, 상기 제2 프리차아지부는
    전원 전압이 그 소스에 연결되고 그 게이트와 그 드레인이 연결되는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 상기 기준 비트라인이 그 소스에 연결되는 제1 엔모스 트랜지스터;
    상기 기준 비트라인이 그 입력으로 연결되고 그 출력이 상기 제1 엔모스 트랜지스터의 게이트로 연결되는 인버터;
    상기 전원 전압이 그 소스에 연결되고 상기 제1 피모스 트랜지스터의 게이트가 그 게이트에 연결되고 그 드레인으로 상기 기준 전압이 발생되는 제2 피모스 트랜지스터; 및
    상기 제2 피모스 트랜지스터의 드레인이 그 드레인과 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
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