KR20060078256A - Ｓｔｉ 경계 영역에서의 소스-드레인 정션 프로파일 개선방법 - Google Patents

Ｓｔｉ 경계 영역에서의 소스-드레인 정션 프로파일 개선방법 Download PDF

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Abstract

STI 경계 영역에서의 소스-드레인 정션의 프로파일을 개선하는 방법을 개시한다. 본 방법은, 반도체 기판 위에 STI(Shallow Trench Isolation)가 형성될 영역 및 트랜지스터 활성 영역의 경계를 포함하는 소정의 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 장벽으로 하여 상기 기판 내에 불순물을 이온 주입함으로써 보조 확산 영역을 형성하는 단계를 포함한다. 이와 같이, STI 형성 전에 보조 확산 영역을 미리 형성하여 STI 부근에서의 소스/드레인 정션 프로파일을 개선할 수 있다.

Description

ＳＴＩ 경계 영역에서의 소스-드레인 정션 프로파일 개선 방법{Method for Improving Profile of Source-Drain Junction in the Vicinity of Shallow Trench Isolation}
도 1은 STI(Shallow Trench Isolation) 근방에서 샐리사이드층의 침투로 인해 전류 누설이 발생하는 문제를 설명하기 위한 종래 MOS 트랜지스터의 단면도이다.
도 2a 및 도 2b는 본 발명에 따른 STI 경계 영역에서의 소스/드레인 정션 프로파일을 개선하기 위해 보조 확산 영역을 형성하는 공정을 설명하는 도면이다.
도 3a 내지 도 3c는 PMOS측 보조 확산 영역 및 NMOS측 보조 확산 영역을 형성하고, PMOS 및 NMOS 트랜지스터 사이에 STI를 형성하는 공정을 설명하는 도면이다.
도 4는 본 발명에 따라 STI 경계 영역에서의 소스/드레인 정션 프로파일이 개선된 MOS 트랜지스터의 단면도이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는, STI 경계 영역에서의 소스/드레인 정션 프로파일을 개선하는 방법에 관한 것이다.
도 1을 참조하여 종래의 MOSFET 제조 공정을 간략히 설명하면 다음과 같다. 즉, 먼저 실리콘 기판(10)에 NMOS 및 PMOS 트랜지스터의 활성 영역을 분리하기 위하여 STI(Shallow Trench Isolation; 30)를 형성한다. 그리고, 트랜지스터가 형성되는 활성 영역에 게이트 산화막(22) 및 다결정 실리콘 게이트 전극(20)을 형성한다. 그 후, LDD(Lightly Doped Drain) 영역(12a) 및 소스/드레인 확산 영역(12)을 이온 주입 공정 및 열처리 공정에 의해 형성한다. 그리고 나서, 소스/드레인 확산 영역(12)에서의 실리콘 표면 및 게이트 전극(20)의 다결정 실리콘 표면에 샐리사이드(Salicide)를 형성한다.
여기서, STI(30)는, (1) 기판(10) 위에 패드 질화막, 패드 산화막을 형성하고, (2) 포토리소그래피(Photolithography) 공정에 의해 모트(Moat) 패턴을 형성하고, (3) 기판(10) 내에 소정의 깊이로 트랜치(Trench)를 형성하고, (4) STI 산화물을 O3-TEOS CVD(Chemical Vapor Deposition; 화학기상증착법) 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)에 의해 트랜치 내부에 매립함으로써 형성된다. STI는 다양한 방법에 의해 형성될 수 있으며 보다 구체적인 설명은 생략한다.
또한, LDD 영역(12a) 및 소스/드레인 확산 영역(12)은, (1) 게이트 전극(20)을 형성한 직후에 저농도의 불순물을 저에너지의 이온 주입으로 실리콘 기판 내에 침투시켜 LDD 영역(12a)을 형성하고, (2) 이어서 게이트 전극(20)의 측벽에 버퍼 산화막(20b) 및 질화막 스페이서(20a)를 형성한 다음, (3) 게이트 전극(20) 및 질화막 스페이서(20a)를 장벽으로 하여 실리콘 기판(10) 내에 고농도의 불순물을 이온 주입함으로서 소스/드레인 확산 영역(12)을 형성하게 된다.
이와 같이, 소스/드레인 확산 영역(12)을 형성한 후에는 게이트 전극(20) 및 기판(10)의 전면에 코발트(Co) 또는 티타늄(Ti) 등의 금속을 증착한 후 열처리함으로써, 실리콘 기판 표면 및 다결정 실리콘 표면에 각각 샐리사이드층(14, 24)을 형성하게 된다.
한편, 소스/드레인 확산 영역(12)을 형성하기 위해 불순물을 실리콘 기판(10) 내에 이온 주입할 때, STI의 경사로 인하여 STI와 인접한 영역에는 이온 주입이 충분히 이루어지지 않게 된다. 다시 말해서, 트랜치에 매립된 STI 산화물 및 실리콘 사이의 경계는 대략 일측으로 경사지게 되고, 이러한 경사는 이온 주입에 대한 장벽으로 작용하여 STI 부근에 불순물이 충분히 주입되지 않는다. 또한, 이온 주입 후의 열처리에 의하여 어느 정도의 확산이 이루어지지만, 다른 영역에 비해 충분한 깊이의 정션(Junction)이 형성되지는 않는다.
이 때문에, STI와 인접한 영역에서는 정션(Junction)의 깊이가 낮아지는 현상이 발생한다. 실리콘 기판 위에 형성되는 샐리사이드층(14)은 실리콘 및 금속의 반응으로 형성되는데, 만약 STI의 인접 영역에서 정션 깊이가 낮으면 기판(10) 내부(즉, 불순물이 침투하지 못한 영역)에 샐리사이드층(14a)이 침투하게 되어 트랜지스터의 파괴 전압(BV) 불량이 발생하게 된다.
본 발명의 목적은, STI를 형성하기 전에 기판 내에 보조 확산 영역을 형성 함으로써, STI 측벽의 기울기로 인해 STI 경계 부근에서의 정션 깊이가 낮아지는 현상을 방지할 수 있는 소스/드레인 정션 프로파일의 개선 방법을 제공하는 것이다.
본 발명에 따른 STI 경계 영역에서의 소스-드레인 정션 프로파일 개선 방법은, 반도체 기판 위에 STI(Shallow Trench Isolation)가 형성될 영역 및 트랜지스터 활성 영역의 경계를 포함하는 소정의 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 장벽으로 하여 상기 기판 내에 불순물을 이온 주입함으로써 보조 확산 영역을 형성하는 단계를 포함한다. 그리하여, STI 형성 전에 보조 확산 영역을 미리 형성하여 STI 부근에서의 소스/드레인 정션 프로파일을 개선할 수 있다.
여기서, 보조 확산 영역을 형성하기 위한 감광막 패턴은 기판 위에 미리 형성된 패드 산화막 위에 형성되는 것이 바람직하다. 즉, 패드 산화막을 보조 확산 영역을 형성할 때 행하는 이온 주입에 대한 장벽으로 이용하면, 기판의 손상을 방지할 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
먼저, STI를 형성하기 위하여 기판(10)의 표면에 패드 산화막(32)을 형성한다. 종래의 STI 형성 공정에서는 패드 산화막(32) 위에 바로 패드 질화막을 형성하게 되는데, 본 발명에서는 패드 질화막을 형성하기 전에 소스-드레인 정션을 형 성하기 위한 예비적 이온 주입 공정을 실시한다. 즉, 도 2a에서 보듯이, 패드 산화막(32) 위에 감광막을 도포한다. 그 후, 포토리소그래피(Photolithography) 공정을 통하여 STI를 형성할 필드 영역(F) 및 트랜지스터 활성 영역(A)의 경계 부위를 노출시키는 감광막 패턴(40)을 형성한다.
감광막 패턴(40)은 STI가 형성될 영역의 일부 및 소스/드레인 확산 영역의 일부를 포함하는 영역(B)을 노출시키게 되는데, 이러한 노출 영역에 불순물을 이온 주입하여 보조 확산 영역(13)을 형성한다.(도 2b 참조)
이 후에는, 일반적인 STI 형성 방법에 따라 영역(F)에 STI를 형성하게 된다. 그 과정에서, 보조 확산 영역(13)에 이온 주입된 불순물이 STI 형성 공정 중에 진행되는 열처리에 의해 기판(10) 내에 확산될 수 있으나, 그 확산 범위가 크지 않도록 보조 확산 영역(13)의 범위를 설정하면 다른 공정에 영향을 미치지 않는다. 즉, 보조 확산 영역(13)은 소스/드레인 확산 영역(12) 보다 열공정을 더 많이 거치게 되지만 채널과 멀리 떨어져 있으므로 문턱 전압(Vt) 및 드레인 전류(Id)에는 큰 영향을 미치지 않는다. 그러나, 정션에서의 전류 누설을 고려하여 가급적 STI측으로 붙여서 좁게 형성하는 것이 바람직하다.
이렇게 보조 확산 영역(13)을 형성하면, 도 4에서와 같은 형태의 트랜지스터 구조를 갖게 된다. 도 4는 도 1에 도시한 트랜지스터 구조와 유사하지만, STI 부근에서의 소스/드레인 정션의 프로파일이 개선되어 있다. 즉, 샐리사이드층(14)이 깊게 침투하더라도, 보조 확산 영역(13)으로 인하여 STI 부근에서의 정션의 깊이가 깊게 형성되어 있으므로 불순물이 없는 실리콘과 직접 접촉되지 않게 된다. 따라서, STI 부근에서 전류 누설이 방지된다.
한편, PMOS 트랜지스터 및 NMOS 트랜지스터를 이웃하여 형성하는 경우에는 앞에서 설명한 보조 확산 영역의 형성 공정을 반복하여 실시하면 된다. 즉, 먼저 PMOS 측의 트랜지스터 활성 영역 및 STI 형성 영역과 중첩되는 PMOS측 보조 확산 영역을 노출시키는 감광막 패턴을 형성하여 불순물을 이온 주입한다. 이 때, NMOS 측은 감광막 패턴에 의해 이온 주입이 차단된다. 다음으로, 감광막 패턴을 제거하고 NMOS측 트랜지스터 활성 영역 및 STI 형성 영역과 중첩되는 NMOS측 보조 확산 영역을 노출시키는 새로운 감광막 패턴을 형성한다. 그 후, NMOS측 보조 확산 영역에 불순물을 이온 주입한다.
이렇게 형성된 PMOS측 보조 확산 영역(13a) 및 NMOS측 보조 확산 영역(13b)를 도 3a에 도시하였다. 이와 같이 보조 확산 영역(13a, 13b)를 형성한 후에는 패드 산화막(32) 위에 패드 질화막(34)을 형성한다. 그 후 감광막을 이용하여 모트 패턴을 형성하고, 에칭 공정을 통해 패드 질화막(34) 및 패드 산화막(32)을 식각하고, 기판(10) 내에 트랜치(30a)를 형성한다.(도 3b 참조) 이 때, 보조 확산 영역(13a, 13b)의 일부분이 함께 제거되어 트랜치 양측에 일부분만이 남아있게 된다.
다음으로, 트랜치(30a) 내부에 STI 충진물로서 O3-TEOS CVD 산화막 또는 HDP CVD 산화막을 매립한다.(도 3c 참조) 이후에는 일반적인 MOS 트랜지스터 제조 공정에 따라 게이트 산화막(22), 다결정 실리콘 게이트(20), 버퍼 산화막(20b), 질화막 스페이서(20a), LDD 영역(12a), 소스/드레인 확산 영역(12) 및 샐리사이드층(14, 24)을 각각 형성하게 된다. 이렇게 형성된 MOS 트랜지스터를 도 4에 도시하였다. 앞에서 설명한 바와 같이, 보조 확산 영역(13a 또는 13b)으로 인하여 샐리사이드층(14)이 깊게 침투하더라도 불순물이 없는 실리콘과 직접 접촉되지 않게 된다. 따라서, STI 부근에서 전류 누설이 방지된다.
본 발명에 따르면, STI 측벽의 기울기로 인해 STI 경계 부근에서 소스/드레인 정션의 깊이가 낮아지는 현상을 방지할 수 있다. 따라서, 샐리사이드층이 불순물이 없는 실리콘 기판에 침투하여 전류 누설이 발생하는 것을 방지할 수 있고, STI의 분리 특성을 향상시킬 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (3)

  1. 반도체 기판 위에 STI(Shallow Trench Isolation)가 형성될 영역 및 트랜지스터 활성 영역의 경계를 포함하는 소정의 영역을 노출시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 장벽으로 하여 상기 기판 내에 불순물을 이온 주입함으로써 보조 확산 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 STI 경계 영역에서의 소스-드레인 정션 프로파일 개선 방법.
  2. 제1항에 있어서, 상기 감광막 패턴은 상기 기판 위에 미리 형성된 패드 산화막 위에 형성되는 것을 특징으로 하는 STI 경계 영역에서의 소스-드레인 정션 프로파일 개선 방법.
  3. 제1항 또는 제2항에 따른 방법에 의하여 STI 경계 영역에서의 소스-드레인 정션의 프로파일이 개선된 것을 특징으로 하는 반도체 소자.
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