KR20060077776A - 반도체 소자의 불량분석을 위한 시료 제작 방법 - Google Patents
반도체 소자의 불량분석을 위한 시료 제작 방법 Download PDFInfo
- Publication number
- KR20060077776A KR20060077776A KR1020040117309A KR20040117309A KR20060077776A KR 20060077776 A KR20060077776 A KR 20060077776A KR 1020040117309 A KR1020040117309 A KR 1020040117309A KR 20040117309 A KR20040117309 A KR 20040117309A KR 20060077776 A KR20060077776 A KR 20060077776A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor device
- polishing
- sample
- wet etching
- etching
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
본 발명은 전공정이 완료된 반도체 소자의 불량분석을 시행함에 있어서, 불량이 발생한 원인까지의 시료를 제작할 때 건식식각, 습식식각 및 폴리싱을 병행하여 사용하고, 이로 인해 반도체 소자의 패턴의 원형에 손상이 없이 시료를 제작함으로써 반도체 소자의 불량원인을 발견할 수 있는 반도체 소자의 불량분석을 위한 시료 제작 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 불량 분석을 위한 시료 제작 방법은, 패시베이션까지 전공정이 완료된 반도체 소자의 불량 분석을 위한 시료제작 방법에 있어서, 디캡슐레이션을 위하여 제 1 습식식각을 이용하여 상기 반도체 소자의 금속배선라인 및 층간절연막들을 제거하는 제 1 과정; 연마 식각을 이용하여 상기 반도체 소자의 전하저장전극을 제거하는 제 2 과정; 및 제 2 습식식각을 이용하여 상기 반도체 소자의 절연막을 제거하는 제 3과정으로 구성된 것을 특징으로 한다.
반도체 소자, 불량 분석, 시료제작
Description
도 1은 일반적인 반도체 소자의 단면을 나타낸 전자현미경 사진이다.
도 2는 본 발명에 따른 습식식각을 이용한 1단계의 반도체 소자의 평면 및 단면을 나타낸 전자현미경 사진이다.
도 3은 폴리싱(polishing)을 이용하여 진행한 2단계를 나타낸 반도체 소자의 전자현미경 사진이다.
도 4는 습식식각을 이용한 3단계의 반도체 소자의 단면을 나타낸 전자현미경 사진이다.
도 5는 전하저장전극 컨택(SNC) 간의 브리지 불량이 발견된 반도체 소자의 단면을 나타낸 전자현미경 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
A: 전하저장전극 콘택
본 발명은 반도체 소자의 불량분석을 위한 시료 제작 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 불량원인을 발견할 수 있는 반도체 소자의 불량분석을 위한 시료 제작 방법에 관한 것이다.
반도체 소자의 제조에 있어서 소자의 고집적화 및 제조 공정의 복잡함으로 인하여 제품의 동작에 문제를 발생시키는 다양한 불량이 발생하고 있다. 이러한 불량의 발생은 반도체 소자의 성능 저하 및 수율 감소의 원인으로 작용하고 있으며 이를 해결하기 위한 많은 노력이 실행되고 있다.
실제로 반도체 제조 공정 과정에서 발생한 불량을 검출하기 위한 많은 노력이 진행되고 있으나 실제 검출할 수 있는 불량의 정도는 많은 제약으로 인해 검출하지 못하고 있는 실정이다. 또한 반도체 소자의 고집적화 및 미세화로 인하여 미세 패턴간의 불량을 발생하기 위한 분석시료의 제작이나 원인분석은 매우 어려운 실정이다.
현재 디램(DRAM)에서 사용하고 있는 전하저장전극(이하 'SN'(storage node)이라 한다)은 전하저장전극 컨택(이하 'SNC'(Storage Node Contact)라 한다)에 의해 액티브(Active)에 연결되어 있다.
최근 소자의 고집적화로 인하여 이 SNC의 크기는 0.20nm 이하의 크기로 조절되고 있으며 이러한 이유로 SNC 간의 간격 또한 0.10nm이하로 조절되고 있다. 이때 이렇게 형성된 SNC 간의 불량 즉, SNC 간의 브리지(bridge)가 발생하면 이는 전기 적으로 1bit 및 1bit간의 쇼트(short)가 발생한 것이 되므로 소자의 동작에 불량을 야기하며 결국 수율저하를 유발하는 원인을 제공하고 있다.
이러한 불량발생시 불량의 원인을 확인하는 작업으로 제조공정 완료 후 소자의 전기적인 특성을 측정한 후에 불량의 위치를 추적하는 작업을 수행하고 있으며, 이러한 추적 작업은 제조공정에서 증착되어진 적층물질을 다시 제거하는 작업을 요구하고 있다. 이러한 작업을 통상 디캡슐레이션(decapsulation)이라 칭하고 있다.
상기와 같은, 디캡슐레이션 작업에 있어서의 SNC 간의 불량을 검출하기 어려운 점은 SNC들의 상부에 존재하는 각종 금속 전도 물질, 층간 절연막, 그리고 SNC 상부에 존재하는 2000Å 높이의 SN을 균일하게 제거하기가 어렵기 때문이다. 특히, 현재 SN의 전극물질로 사용되어지고 있는 전도체는 SNC안에 채워져 있는 전도물질과 동일한 물질로 사용되고 있기에 단순한 습식식각만을 사용할 때에는 불량의 원인까지 함께 소실되기 때문에 불량의 원인을 발견할 수가 없게 되는 문제를 발생시키고 있다.
또한, 소자의 초고집적화로 인하여 기존 사용 중인 제조 방법에 비해 층간 절연막으로 사용되는 절연막의 종류가 산화막 일변도에서 질화막을 함께 사용하는 등 매우 다양해짐에 따라 각각의 절연막을 제거해내는 것도 매우 어려운 문제로 대두되고 있다.
더욱이, 기존의 SNC간 의 불량 원인을 발견하고자 할 경우에는 디캡슐레이션에 의한 평면 분석은 시료제작의 불균일성에 의하여 제작이 곤란하여 고가의 FIB(Focused Ion Beam) 장비를 이용한 단면 분석을 주로 실시하고 있었으나 고가의 장비 비용과 제작 시료수에 있어서 많은 제약을 받고 있는 문제가 있어서 새로운 시료 제작방법이 절실히 요구되고 있는 실정이다.
본 발명의 목적은 상기한 바와 같은 종래기술에서 문제점을 개선하기 위해 제안된 것으로서, 반도체 소자의 패턴의 원형에 손상이 없이 시료를 제작함으로써 소자의 불량원인을 발견할 수 있는 반도체 소자의 불량분석을 위한 시료 제작 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 콘택홀의 불량 중 컨택간의 브리지 불량을 분석하기 위한 반도체 소자의 불량분석을 위한 시료 제작 방법을 제공하는데 있다.
상기한 바와 같은 목적을 달성하기 위해 본 발명은 패시베이션까지 전공정이 완료된 반도체 소자의 불량 분석을 위한 시료제작 방법에 있어서, 디캡슐레이션을 위하여 제 1 습식식각을 이용하여 상기 반도체 소자의 금속배선라인 및 층간절연막들을 제거하는 제 1 과정; 연마 식각을 이용하여 상기 반도체 소자의 전하저장전극을 제거하는 제 2 과정; 및 제 2 습식식각을 이용하여 상기 반도체 소자의 절연막을 제거하는 제 3과정으로 구성된 것을 특징으로 하는 반도체 소자의 불량 분석을 위한 시료 제작 방법을 제공한다.
여기서, 상기 제 1과정의 제 1 습식 식각시 사용되는 용액으로 HF 또는 HF가 함유된 용액이 이용하는 것이 바람직하다.
또한, 상기 제 1과정은 금속배선라인들을 층간절연막 제거 후 반도체 소자서 완전히 제거하기 위하여 마이크로 웨이브 또는 쉐이크 방식을 사용하는 과정을 더 포함하는 것이 바람직하다.
또한, 상기 제 1 과정에서의 습식식각의 절연막 식각 속도는 상부전하저장전극 물질의 식각 속도보다 10배 이상 빠른 즉 식각선택비 10:1이상의 용액을 사용하는 것이 바람직하다.
또한, 상기 제 2과정의 연마식각단계에 있어서 연마의 방법은 회전식 연마도구를 이용하며, 연마장비의 회전속도를 50RPM이상으로 사용하는 것이 바람직하다.
또한, 상기 연마의 방법은 회전식 연마도구와 함께 상기 반도체 소자 역시 회전하는 방법을 사용하는 것이 바람직하다.
또한, 상기 연마의 방법은 연마균일성을 위하여 상기 반도체 소자와 함께 연마장비의 회전을 동일한 방향으로 회전하여 연마 균일성을 조절하는 것이 바람직하다.
또한, 상기 연마의 방법은 상기 반도체 소자와 연마장비의 회전방향을 반대방향으로 구성하여 연마균일성을 조절하는 것이 바람직하다.
또한, 상기 반도체 소자의 회전속도는 연마장비의 회전속도의 50%이하로 하여 사용하는 것이 바람지하며, 상기 반도체 소자의 연마속도의 조절을 위하여 시료에 가하는 고정압력을 조절하여 사용하는 방법으로 특히 5psi 이상의 압력으로 사 용하는 것이 바람직하다.
또한, 상기 제 3과정의 습식식각단계의 용액으로는 산화막의 습식식각속도가 20Å/sec이하인 용액으로 사용하며 특히 BOE를 함유한 용액이 사용되는 것이 바람직하다.
본 발명에서 사용한 방식은 전공정이 완료된 소자의 불량분석에 있어서 원하는 부분까지는 건식식각, 습식식각 그리고 폴리싱을 병행하여 사용하는 것을 그 원리로 하고 있으며, 이러한 방식의 적용은 제거하는 적층 물질들에 대하여 각각의 제거용도에 따라서 특정 물질만 제거를 하느냐 아니면 완전제거를 하느냐에 따른 목적에 부합하여 사용하는 것이다.
실제 불량원인이라고 생각되는 SNC간의 불량은 전체적인 소자의 구조에 있어서 중간영역에 위치하고 있으므로 완전 제거를 원하는 금속 배선라인등은 층간산화절연막을 습식식각하여 제거를 하며 균일제거가 힘들거나 단일 습식식각용액으로 존재하는 SN은 폴리싱 방식을 적용하여 제거를 하는 것을 기본으로 하고 있다. 그리고 실제 SNC패턴을 관찰하기 위한 마지막 단계에서는 SNC 간의 절연막을 선택적으로 제거하여 실제 SNC 패턴을 원형에는 손상없이 불량을 발견하도록 하는 것이다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 반도체 소자의 불량분석을 위한 시료 제작 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 일반적인 반도체 소자의 단면을 나타낸 전자현미경 사진이고, 도 2는 본 발명에 따른 습식식각을 이용한 1단계의 반도체 소자의 평면 및 단면을 나타낸 전자현미경 사진이고, 도 3은 폴리싱(polishing)을 이용하여 진행한 2단계를 나타낸 반도체 소자의 전자현미경 사진이고, 도 4는 습식식각을 이용한 3단계의 반도체 소자의 단면을 나타낸 전자현미경 사진이고, 도 5는 전하저장전극 컨택홀(SNC)간의 브리지 불량이 발견된 반도체 소자의 단면을 나타낸 전자현미경 사진이다.
통상적으로, 반도체 소자의 불량분석에 있어서 디캡슐레이션 작업은 패시베이션 공정까지 진행이 된 제품의 불량분석을 위하여 진행이 되고 있다. 특히, 배선라인 완료 후 소자보호용으로는 산화막,질화막, 그리고 Pix등이 사용되어지고 있으며 이 물질들에 의하여 금속배선라인들은 외부의 접촉등에서 보호되고 있다.
도 1을 참조하면, 현재 반도체 소자의 전체적인 단면을 볼 수 있으며, A지점이 SNC가 위치하고 있는 지점이다. 이러한 산화막, 질화막, 금속배선라인들을 제거하기 위한 방법으로는 습식식각을 이용하는데(제 1 습식식각단계), 습식식각단계의 조건을 조절하여 산화막, 질화막, 금속배선라인을 동시에 일괄제거를 실시한다.
도 2를 참조하면, 상기 도 1에서의 과정을 거친 후의 반도체 소자의 단면 및 평면 모습을 볼 수 있다. 이때 사용하는 습식 식각용액으로 산화막 식각능력이 뛰어난 용액을 사용하며 습식 식각 후 후처리 세정과정에서 마이크로웨이브(microwave) 또는 쉐이크(shake)를 이용한 세정을 실시하면 금속 배선라인들은 시료에서 완전분리가 가능하다.
이러한 원리는 습식식각의 등방성 식각 특성을 이용한 것이며 또한 금속배선 라인들은 식각용액에 의한 식각반응은 일어나지 않지만 금속배선라인을 지지하는 층간산화막이 제거됨에 따라 금속배선라인의 지지대를 제거하는 효과를 이용하는 것이다. 또한, 이때 사용하는 습식식각 용액은 산화 절연막과 상부 전하저장전극의 식각선택비를 이용하는 것을 기본으로 하며 실제 전하저장전극의 패턴 및 전하저장전극 간의 절연막에는 손상이 없도록 한다.
그 다음, 상부 전하저장전극을 포함한 하부 전하저장전극은 폴리싱 기법을 적용하여 제거를 하며 이때 제거하는 정도는 SN과 SNC 사이에 존재하는 층간 질화절연막까지 제거를 한다(도 3 참조).
이러한 원리는 전하저장전극이 위치하고 있는 영역은 산화막과 전도막이 공존하는 영역이기에 식각방법 보다는 연마방법을 이용하여 균일한 제거가 이루어지도록 한 것이다. 이러한 상태에서 SNC 간의 절연을 위하여 사용되었던 산화절연막을 습식식각으로 제거하면 원형의 손상없이 SNC의 형태를 구현할 수 있으며 이로 인하여 SNC간의 불량을 발견할 수가 있는 것이다(도 4 및 도 5 참조).
이러한 구성과정을 간단히 다시 요약하면, 습식식각을 이용하여 처리하는 단계, 폴리싱을 이용하여 처리하는 단계, 다시 습식식각을 진행하여 처리하는 단계로 진행하여 본 발명에 일실시예에 따른 반도체 소자의 불량분석을 위한 시료제작이 완료된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 반도체 소자의 불량분석을 위한 시료제작에 있어서 원형의 손실을 최대한 방지함으로 종전의 문제와는 다르게 불량의 원인을 손쉽게 발견할 수 있다.
또한 정확한 불량의 원인 파악이 가능하여 제품제조 공정에 빠르고 정확한 피드백이 가능하여 소자의 전기적 특성 안정화 및 수율 향상을 기대할 수 있다.
Claims (11)
- 패시베이션까지 전공정이 완료된 반도체 소자의 불량 분석을 위한 시료제작 방법에 있어서,디캡슐레이션을 위하여 제 1 습식식각을 이용하여 상기 반도체 소자의 금속배선라인 및 층간절연막들을 제거하는 제 1 과정;연마 식각을 이용하여 상기 반도체 소자의 전하저장전극을 제거하는 제 2 과정; 및제 2 습식식각을 이용하여 상기 반도체 소자의 절연막을 제거하는 제 3과정을 포함하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
- 제 1항에 있어서,상기 제 1과정의 제 1 습식 식각시 사용되는 용액으로 HF 또는 HF가 함유된 용액을 이용하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
- 제 1항에 있어서,상기 제 1과정은 금속배선라인들을 층간절연막 제거 후 상기 반도체 소자에서 완전히 제거하기 위하여 마이크로 웨이브 또는 쉐이크 방식을 사용하는 과정을 더 포함하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
- 제 1항에 있어서,상기 제 1 과정에서의 습식식각의 절연막 식각 속도는 상부전하저장전극 물질의 식각 속도보다 10배 이상 빠른 즉 식각선택비 10:1이상의 용액이 사용하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
- 제 1항에 있어서,상기 제 2과정의 연마식각단계에 있어서 연마의 방법은 회전식 연마도구를 이용하며, 연마장비의 회전속도를 50RPM이상으로 사용하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
- 제 5항에 있어서,상기 연마의 방법은 회전식 연마도구와 함께 상기 반도체 소자 역시 회전하는 방법으로 사용하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
- 제 5항에 있어서,상기 연마의 방법은 연마균일성을 위하여 상기 반도체 소자와 함께 연마장비의 회전을 동일한 방향으로 회전하여 연마 균일성을 조절하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
- 제 5항에 있어서,상기 연마의 방법은 상기 반도체 소자와 연마장비의 회전방향을 반대방향으로 구성하여 연마균일성을 조절하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
- 제 5항에 있어서,상기 반도체 소자의 회전속도는 연마장비의 회전속도의 50%이하로 하여 사용하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
- 제 5항에 있어서,상기 반도체 소자의 연마속도의 조절을 위하여 시료에 가하는 고정압력을 조절하여 사용하는 방법으로 특히 5psi 이상의 압력으로 사용하는 반도체 소자의 불 량 분석을 위한 시료 제작 방법.
- 제 1항에 있어서,상기 제 3과정의 습식식각단계의 용액으로는 산화막의 습식식각속도가 20Å/sec이하인 용액으로 사용하며 특히 BOE를 함유한 용액을 사용하는 반도체 소자의 불량 분석을 위한 시료 제작 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117309A KR20060077776A (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자의 불량분석을 위한 시료 제작 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117309A KR20060077776A (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자의 불량분석을 위한 시료 제작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060077776A true KR20060077776A (ko) | 2006-07-05 |
Family
ID=37169784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040117309A KR20060077776A (ko) | 2004-12-30 | 2004-12-30 | 반도체 소자의 불량분석을 위한 시료 제작 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060077776A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8675732B2 (en) | 2007-08-06 | 2014-03-18 | Samsung Electronics Co., Ltd. | Method and apparatus of compressing image data |
-
2004
- 2004-12-30 KR KR1020040117309A patent/KR20060077776A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8675732B2 (en) | 2007-08-06 | 2014-03-18 | Samsung Electronics Co., Ltd. | Method and apparatus of compressing image data |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7291556B2 (en) | Method for forming small features in microelectronic devices using sacrificial layers | |
| KR102158755B1 (ko) | 조셉슨 접합 기반 초전도 장치의 제조 방법 | |
| US6001719A (en) | Methods of forming metal silicide layers having insulator-filled recesses therein | |
| US11258012B2 (en) | Oxygen-free plasma etching for contact etching of resistive random access memory | |
| KR100427153B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20060077776A (ko) | 반도체 소자의 불량분석을 위한 시료 제작 방법 | |
| JP3846016B2 (ja) | 電子シェーディングダメージの測定方法 | |
| KR20080024642A (ko) | 반도체 소자의 불량분석을 위한 시료 제작 방법 | |
| KR100314803B1 (ko) | 반도체소자의전하저장전극형성방법 | |
| KR100318436B1 (ko) | 반도체 소자의 폴리사이드 전극 형성방법 | |
| KR100321733B1 (ko) | 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자제조방법 | |
| KR100696774B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| JP3806533B2 (ja) | 半導体装置の不良解析方法 | |
| KR100411026B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20040065033A (ko) | 반도체소자의 불량분석을 위한 시료제작방법 | |
| KR100314810B1 (ko) | 대머신 게이트를 적용한 반도체 소자 제조방법 | |
| KR19990055813A (ko) | 반도체소자의 전하저장전극 형성방법 | |
| KR100651591B1 (ko) | 자기 메모리 소자에서 얇은 절연층 형성 방법 | |
| KR20110125053A (ko) | 반도체 소자의 제조 방법 | |
| KR100632623B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100260521B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2001068520A (ja) | 半導体装置の不良解析方法 | |
| JP2002270831A (ja) | 半導体装置の製造方法 | |
| KR20030080525A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20050106221A (ko) | 반도체 소자의 가드링 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |