KR20060076685A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 캐패시터 형성 후 메탈 콘택 플러그를 형성하는 단계에서 발생하는 침상형 굴곡부에 의한 메탈 콘택 플러그 브릿지(Bridge) 현상을 방지하기 위하여, 상기 침상형 굴곡부를 매립하기 위한 ALD 방식을 이용한 절연물질 박막을 증착시킴으로써, 후속의 메탈 라인 형성 시 콘택 플러그가 브릿지되는 현상을 방지하고 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래의 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 15, 115 : 소자분리막
20, 120 : 게이트 25, 125 : 제 1 층간절연막
30, 130 : 비트라인 35, 135 : 스토리지노드콘택플러그
40, 140 : 제 2 층간절연막 50, 150 : 질화막층
60, 160 : 캐패시터 70, 170 : 희생산화막
80, 180 : 제 3 층간절연막 185 : 박막
90, 200 : 메탈 콘택 플러그 190 : 산화막
195 : 메탈 콘택홀
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 캐패시터 형성 후 메탈 콘택 플러그를 형성하는 단계에서 발생하는 침상형 굴곡부에 의한 메탈 콘택 플러그 브릿지(Bridge) 현상을 방지하기 위하여, 캐패시터 상부에 층간절연막을 형성한 후 상기 침상형 굴곡부를 매립하는 박막 및 산화막을 형성하는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자의 형성 공정에 있어서, 특히 DRAM(Dynamic Random Acess Memories)소자의 전기적 특성 및 신뢰성 확보를 위해서는 공정을 진행하면서 열처리 단계를 고려해야한다. 그 중에서도 반도체 소자의 메탈 콘택 플러그를 형성하는 공정에서 캐패시터 상부에 층간절연막을 형성하고 이를 평탄화하는 단계에서의 온도에 따라서 캐패시터의 누설 전류와 신뢰성에 대한 마진은 크게 좌우된다. 따라서, 캐패시터 상부에 형성하는 층간절연막을 저온 증착 방식의 PE-TEOS막으로 사용하게 된다. 그러나, PE-TEOS막은 강한 인장피로도(tensile stress)를 갖는 물질로 마찰에 매우 약하기 때문에 CMP를 이용한 평탄화 공정 시 표면에 스크래치(scractch)가 발생하는 문제가 있다.
도 1a 및 도 1b는 종래의 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 소자분리막(15)을 형성하고 게이트(20) 및 제 1 층간절연막(125)을 형성한다.
다음에는 제 2층간절연막(40)을 형성한 후 스토리지 노드 콘택 플러그(35)를 형성하고, 캐패시터(60)를 형성하기 위한 질화막층(50) 및 희생산화막(70)을 형성 하게 된다.
그 다음에는, 메탈 라인을 형성하기 위한 절연층으로 캐패시터(60) 및 희생산화막(70) 상부에 제 3 층간절연막(80)을 형성하게 된다. 이때, 저온 증착방식을 이용한 PE-TEOS막을 사용하는 것이 바람직하나, PE-TEOS막의 부서지기 쉬운(brittle) 특성 때문에 도면에 도시된 바와 같은 침상형의 굴곡부가 발생하게 된다.
도 1b를 참조하면, 메탈 라인 형성을 위한 메탈 콘택 플러그(90)를 형성하는 경우 침상형 굴곡부가 형성된 영역에 콘택 홀이 형성되면서 메탈 콘택 플러그(90)가 서로 연결되어 전기적으로 통전이 되는 브릿지 현상이 발생하게 된다. 따라서, 반도체 소자의 전기적 특성 및 신뢰성을 저하시키고 캐패시터의 리프레쉬(refresh) 특성이 열화되는 문제가 발생한다.
상기 문제점을 해결하기 위하여, 본 발명은 침상형 굴곡부를 매립하기 위한 ALD 방식을 이용한 절연물질 박막을 증착시킴으로써, 후속의 메탈 라인 형성 시 콘택 플러그가 브릿지되는 현상을 방지하고 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,
소자분리막, 게이트, 제 1층간절연막, 캐패시터, 제 2층간절연막 및 비트라인이 구비된 반도체 기판 상에, 제 3층간절연막을 형성하는 단계와,
상기 제 3층간절연막을 CMP 공정으로 연마하는 단계와,
상기 제 3층간절연막 상부에 제 3층간 절연막 표면의 침상형 굴곡부를 매립하는 박막을 형성하는 단계와,
전체 표면 상부에 산화막을 형성하는 단계와,
상기 구조물에 메탈 콘택홀을 형성하는 단계 및
상기 메탈 콘택홀을 매립하는 메탈 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법을 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 소자분리막(115), 게이트(120), 제 1층간절연막(125), 비트라인(130), 제 2 층간절연막(140) 및 스토리지 노드 콘택(135)을 형성한다.
도 2b를 참조하면, 도 2a에서 반도체 기판(100) 상에 형성된 하부 구조를 보호하기 위한 질화막층(150)을 형성한 후 캐패시터(160)를 구비하는 희생산화막(170)을 형성한다. 이때, 캐패시터(160)는 HfO3, ZrO3, Al2O3, SrTiO3 또는 (Ba, Sr)TiO3(BST)물질의 각각 및 이들의 혼합으로 형성하는 것이 바람직하다.
다음에는, 상기 구조물 상부에 메탈 라인을 형성하기 위하여 제 3 층간절연 막(180)을 형성하고, 이를 평탄화 하는 공정을 수행한다. 이때, 제 3 층간절연막(180)은 저온 증착 방식을 적용한 PE-TEOS, PE-USG(undoped silicon glass)막 및 SOG(spin on glass)막 중 어느 하나를 사용하여, 1000 ~ 10000Å의 두께로 형성하는 것이 바람직하다.
이로 인해, 캐패시터(160)가 열적 손상을 받아 리프레쉬 특성이 열화되는 문제는 해결가능하나, 상기 절연막들의 깨지기 쉬운 특성을 갖고 있기 때문에 CMP 공정을 통한 평탄화 과정에서 도시된 바와 같이 침상형의 굴곡부가 발생하게 된다.
도 2c를 참조하면, 제 3 층간절연막(180) 표면의 침상형 굴곡부를 매립하는 박막(185)을 형성한다. 이때, 박막(185)은 알루미나, 산화막 및 질화막 중 어느 하나를 이용하여 형성하는 것이 바람직하다.
그 중에서도, 특히 알루미나는 ALD 또는 PE-ALD 방법을 사용하고, 100 ~ 700℃의 온도, 200 ~ 2000W의 전압 및 100mtorr ~ 30Torr의 압력하에서 10 ~ 10000Å의 두께로 형성하는 것이 더 바람직하다. 이때, ALD 방법에 있어서, 반응 소스는 N2O, H2O, H2O2 및 O2 중 선택된 어느 하나의 가스를 이용한다.
도 2d를 참조하면, 반도체 기판(100) 전체 표면 상부에 산화막(190)을 형성하고, 상기 구조물에 메탈 콘택홀(195)을 형성한다. 이때, 산화막(190)은 저온 증착 방식을 적용한 PE-TEOS, PE-USG막 및 SOG막 중 어느 하나를 사용하여, 200 ~ 10000Å의 두께로 형성하는 것이 바람직하다.
도 2e를 참조하면, 메탈 콘택홀(195)을 매립하는 메탈 콘택 플러그(200)를 형성하는 단계를 포함하는 것을 특징으로 한다. 이때, 메탈 콘택홀(195)에 베리어 메탈로 TiN, Ti, Ru, Ir, RuOx 및 irOx 중 선택된 어느 하나를 이용하고, 플러그 물질로 TiN, Ti, Ru, Ir, RuOx, irOx, W 및 WN 중 선택된 어느 하나를 이용하는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명은 침상형 굴곡부를 매립하기 위한 ALD 방식을 이용한 절연물질 박막을 증착시킴으로써, 후속의 메탈 라인 형성 시 콘택 플러그가 브릿지되는 현상을 방지할 수 있다. 따라서, 캐패시터의 리프레쉬 특성을 열화시키지 않으면서도 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 반도체 소자의 형성 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 소자분리막, 게이트, 제 1층간절연막, 캐패시터, 제 2층간절연막 및 비트라인이 구비된 반도체 기판 상에, 제 3층간절연막을 형성하는 단계;
    상기 제 3층간절연막을 CMP 공정으로 연마하는 단계;
    상기 제 3층간절연막 상부에 제 3층간 절연막 표면의 침상형 굴곡부를 매립하는 박막을 형성하는 단계;
    전체 표면 상부에 산화막을 형성하는 단계;
    상기 구조물에 메탈 콘택홀을 형성하는 단계; 및
    상기 메탈 콘택홀을 매립하는 메탈 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 3 층간절연막은 저온 증착 방식을 적용한 PE-TEOS, PE-USG막 및 SOG막 중 어느 하나를 사용하여, 1000 ~ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 박막은 알루미나, 산화막 및 질화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 3 항에 있어서,
    상기 알루미나는 ALD 또는 PE-ALD 방법을 사용하고, 반응 소스는 N2O, H2O, H2O2 및 O2 중 선택된 어느 하나의 가스를 이용하면서 100 ~ 700℃의 온도, 200 ~ 2000W의 전압 및 100mtorr ~ 30Torr의 압력 하에서 10 ~ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 산화막은 저온 증착 방식을 적용한 PE-TEOS, PE-USG막 및 SOG막 중 어느 하나를 사용하여, 200 ~ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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