KR20060076246A - 증폭기와 집적 회로 - Google Patents

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Abstract

입력 신호를 수신하여 적어도 제 1 및 제 2 분리 신호를 발생하도록 동작가능한 신호 스플리터(signal splitter)와, 제 1 분리 신호를 수신하여 제 1 증폭 신호를 발생하는 데 적합한 제 1 증폭기와, 제 2 분리 신호를 수신하여 제 2 증폭 신호를 발생하는 데 적합한 제 2 증폭기를 포함한다. 결합 회로는 제 1 증폭 신호와 제 2 증폭 신호의 합산인 출력 신호를 발생하는 데 적합하다. 증폭기는 제 1 및 제 2 증폭기 중의 한 증폭기의 신호 경로에 배치된 위상 제어 회로를 더 포함하고, 이 위상 제어 회로는 적어도 하나의 박막 강유전성 소자를 포함한다. 위상 제어 회로에 의해 공급되는 위상 시프트량은 인가되는 제어 신호의 함수로서 선택적으로 변경될 수 있다.

Description

증폭기와 집적 회로{POWER AMPLIFIER EMPLOYING THIN FILM FERROELECTRIC PHASE SHIFT ELEMENT}
도 1은 종래의 도허티 증폭기를 도시하는 개략도.
도 2는 고정 위상 시프트 회로를 사용하는 도허티 증폭기를 도시하는 개략도.
도 3은 본 발명의 실시예에 따라서 형성되는 대표적인 전력 증폭기를 도시하는 개략도.
도 4는 본 발명의 실시예에 따라서, 도 3에 도시된 전력 증폭기와 사용하기에 적합한 대표적인 위상 제어 신호 발생 회로를 도시하는 개략도.
도 5는 본 발명의 실시예에 따라서, 도 3에 도시된 전력 증폭기와 사용하기에 적합한 대표적인 위상 제어 회로의 적어도 일부분을 도시하는 개략도.
도 6은 도 4 및 도 5에 도시된 회로를 위한 대표적인 전압 대 주파수 응답과 대표적인 위상 대 제어 전압 응답을 도시하는 그래픽도.
도면의 주요 부분에 대한 부호의 설명
202, 204, 308, 310 : 증폭기 206, 302 : 스플리터
208 : 결합기 210, 312, 316 : 위상 제어 회로
314 : 결합 회로 318 : 주파수 검출기
본 발명은 증폭기에 관한 것으로, 특히 증폭기의 선형성 및/또는 효율성을 크게 저하시키지 않으면서 전력 증폭기의 사용 주파수 범위를 확장시키는 기법에 관한 것이다.
무선 통신 시스템에서 스펙트럼 효율성이 점점 더 중요해짐에 따라, 무선 주파수(RF) 전력 증폭기의 선형성 및 효율성은 보다 높은 데이터 용량과 향상된 데이터 전송율을 지원하는 데 종종 필요한 복합 디지털 변조 방안을 구현하는 데 특히 중요한 설계 문제가 되었다. 피드포워드 선형화(feedforward linearization)와 같은 기지의 선형화 기법으로 선형성을 개선할 수 있지만, 이 개선은 증폭기 효율성을 저하시킨다.
본 기술 분야에 잘 알려진 도허티 증폭기(Doherty amplifiers)는 종래의 전력 증폭기 설계보다 높은 효율성을 얻는 것으로 알려져 있다. 표준 도허티 증폭기(100)는 도 1에 도시되어 있다. 도면에서 알 수 있는 바와 같이, 표준 도허티 증폭기(100)는 전형적으로 클래스 A와 클래스 C에서 각각 바이어스되는 캐리어 증폭기(102)와 피크 증폭기(104)로 구성된다. 직교 3dB 하이브리드(quadrature 3 dB hybrid)(106)를 사용하여 도허티 증폭기(100)로 인가되는 입력 신호를, 동일하지만 90도 위상차를 가지도록 캐리어 및 피크 증폭기로 분리(split)할 수 있다. 캐리어 및 피크 증폭기(102, 104)에 의해 발생되는 증폭된 출력 신호는 캐리어 증폭기의 출력된 연결된 1/4 파장 변성기(108)의 출력에서 동일 위상으로 결합된다.
도허티 증폭기의 동작은 주된 2개의 영역으로 분리될 수 있다. 제 1 영역에서, 입력 전력은 피크 증폭기(104)의 임계치보다 작고, 따라서 캐리어 증폭기(102)만이 그의 클래스 A 동작에 의해 주로 결정되는 효율성으로써, 도허티 증폭기(100)의 출력에 연결된 출력 부하 RL에 출력 전력을 공급한다. 입력 신호가 캐리어 증폭기(102)의 포화점 바로 아래 레벨까지 증가함에 따라, 피크 증폭기(104)는 동작을 시작하여 제 2 동작 영역의 시작을 나타낸다. 1/4 파장 변성기(108)의 연결을 통하여, 피크 증폭기(104)로부터 공급되는 전력은 캐리어 증폭기(102)에서 보이는 명백한 부하 임피던스를 효율적으로 감소시킨다. 이 임피던스 감소로 인하여, 캐리어 증폭기(102)는 그의 전압이 포화되어 있는 동안에 더 많은 전력을 출력 부하(110)로 전달할 수 있다 이런 식으로, 피크 증폭기(104)가 그의 포화 임계치에 도달할 때까지 제 2 영역을 통해 캐리어 증폭기(102) 및, 따라서 전체 도허티 증폭기(100)에서 보다 높은 효율성을 유지한다.
도허티 증폭기가 일반적으로 종래의 전력 증폭기 설계보다 높은 효율성을 얻을 수 있지만, 이 증가된 효율성으로 인하여 선형성이 감소된다. 이것은 적어도 부분적으로는, 도허티 증폭기가 전형적으로 두 신호 경로 간에 적절한 위상 정합을 얻기 위하여 고정된 전기선 길이 및/또는 위상 시프트 요소를 사용한다는 사실로 인한 것이다. 이들 고정선 길이는 주파수에 의해 비선형적으로 변하는, 관련된 정적 위상 특성을 가진다. 이 감소된 선형성은 통상적인 도허티 증폭기의 대역폭을 상당히 제한한다.
따라서 종래의 전력 증폭기에 비해 확장된 주파수 동작 범위를 가지며 종래의 전력 증폭기에 나타난 하나 이상의 문제들을 가지지 않는 전력 증폭기가 필요하다.
도시된 실시예에서 본 발명은 증폭기의 적어도 하나의 신호 경로에 하나 이상의 박막 강유전성 위상 시프트 소자를 사용함으로써 전력 증폭기의 사용 주파수 범위를 유리하게 확장하기 위한 기법을 제공한다. 박막 강유전성 물질을 사용하면 종래의 위상 제어 소자와 비교하여 선형성이 높아지며, 또한 전력 증폭기에서 위상 변형이 일어나는 지점을 튜닝할 수 있으므로, 전력 증폭기의 선형성 및/또는 효율성을 크게 저하시키지 않으면서 확장된 사용 주파수 범위를 제공한다.
본 발명의 일 양상에 따라서, 증폭기는 입력 신호를 수신하여 적어도 제 1 및 제 2 분리 신호를 발생하도록 동작가능한 신호 스플리터(signal splitter), 제 1 분리 신호를 수신하여 제 1 증폭 신호를 발생하는 데 적합한 제 1 증폭기, 제 2 분리 신호를 수신하여 제 2 증폭 신호를 발생하는 데 적합한 제 2 증폭기를 포함한다. 결합 회로(combiner circuit)는 제 1 증폭 신호 및 제 2 증폭 신호의 합인 출력 신호를 발생하는 데 적합하다. 증폭기는 제 1 및 제 2 증폭기 중의 한 증폭기 의 신호 경로에 배치된 위상 제어 회로를 더 포함하는 데, 이 위상 제어 회로는 적어도 하나의 박막 강유전성 소자를 구비한다. 위상 제어 회로에 의해 제공되는 위상 시프트량은 인가되는 제어 신호의 함수로서 선택적으로 변경될 수 있다.
본 발명의 상기 및 다른 특징들은 첨부 도면과 함께 예시된 실시예의 후속된 상세한 설명으로부터 보다 명백해질 것이다.
본 발명은 본 명세서에서 예를 들어 전력 증폭기 애플리케이션에 사용될 수 있는 예시된 도허티 증폭 회로 문맥에서 기술될 것이다. 그러나 본 발명은 도시된 특정 증폭기 구조로 제한되지 않으며 본 발명의 기법을 특정한 임의 애플리케이션으로 제한하지는 않는다는 것을 알아야 한다. 오히려, 본 발명은 보다 일반적으로 증폭기에서 선형성 및/또는 효율성을 크게 저하시키지 않으면서 전력 증폭기의 주파수 범위를 확장하는 데 적용되며, 여기서 본 명세서에 사용되는 용어 "선형성"은 입력 신호와 출력 신호 간의 대응 관계로서 정의될 수 있으므로, 출력 신호는 사실상 입력 신호 레벨과 독립적이다. 전력 증폭기의 하나 이상의 신호 경로에서 위상 시프트를 선택적으로 제어하기 위한 하나 이상의 박막 강유전성 소자를 구비한 위상 제어 회로를 사용함으로써 전력 증폭기의 주파수 범위를 확장할 수 있다. 본 명세서에 사용되는 용어 "증폭기"는 본래, 회로에 인가되는 입력 신호를 1 이상의 사전결정된 이득과 승산하기 위한 회로를 말한다.
도 2는 본 발명의 기법을 구현할 수 있는 도허티 증폭기(200)를 도시하는 개 략도이다. 도허티 증폭기(200)는 도허티 증폭기로 제공되는 입력 신호(IN)를 두 신호로 나누기 위한 스플리터(206)와 제 1 및 제 2 증폭기(202, 204)를 각각 포함한다. 분리 신호는 각 전송선(214, 216)을 통하여 제 1 및 제 2 증폭기(202, 204)의 각 입력으로 공급된다. 제 1 증폭기(202)는 클래스 A 동작 동안에 바이어스되고, 제 2 증폭기(204)는 클래스 C 동작 동안에 바이어스된다. 도허티 증폭기(200)는 제 1 증폭기(202)의 출력에 연결된 제 1 고정 위상 시프트 소자(210)를 더 포함함으로써, 사전결정된 양만큼 제 1 증폭기에 의해 발생되는 제 1 증폭 신호의 위상을 시프트한다. 그 후, 제 1 신호 경로에서 위상 시프트 소자(210)에 의해 발생되는 위상 시프트된 신호는 결합기(208)에 의해 제 2 신호 경로의 제 2 증폭기(204)에 의해 발생되는 제 2 증폭 회로와 합산된다. 결합기(208)에 의해 발생되는 결합 신호는 제 2 고정 위상 시프트 소자(212)를 통과함으로써, 원하는 대로 도허티 증폭기(200)의 출력 신호(OUT)의 위상 및/또는 임피던스 정합을 조정할 수도 있다.
전술한 바와 같이, 표준 도허티 증폭기는 두 신호 경로 간의 적절한 위상 정합을 얻기 위해 고정 위상 시프트 소자(예를 들면, 210, 212)를 사용한다. 이들 고정 위상 시프트 소자는 주파수에 따라 비선형적으로 변하는, 관련된 정적 위상 특성을 가진다. 위상 시프트 소자의 감소된 선형성은 도허티 증폭기의 대역폭을 상당히 제한한다. 이 이유로, 도 2에 도시된 도허티 증폭기는 본 발명의 실시예에 따라서 제어 신호에 응답하여 신호 경로에서 위상 시프트량을 선택적으로 제어하기 위해 적어도 하나의 신호 경로에 위상 제어 회로를 추가함으로써 바람직하게 변형되는 데, 이는 이후에 기술될 것이다.
도 3은 예시된 실시예에 따라서 본 발명의 기법을 구현한 대표적인 전력 증폭기(300)를 도시하는 개략도이다. 대표적인 전력 증폭기(300)는 전력 증폭기로 제공되는 입력 신호(IN)로부터 적어도 두 신호를 발생하는 신호 스플리터(302), 그리고 상이한 모드에서 작동가능한 적어도 두 증폭기(308, 310)를 포함한다. 분리 신호는 신호 스플리터(302)로 각 전송선(304, 306)을 통해 결합된 두 증폭기(308, 310)의 각 입력으로서 공급된다. 도허티 증폭기로서 구성된 전력 증폭기(300)에 의해, 제 1 증폭기(308)는 클래스 A 동작 동안에 바람직하게 바이어스되고, 제 2 증폭기는 클래스 C 동작 동안에 바이어스된다. 본 발명은 유사하게 평형 증폭기 구성과 같은, 그러나 이로 제한되지 않는 다른 증폭기 구조를 고려하는 데, 원하는 대로 이러한 바이어싱 장치를 변경시킬 수 있다. 예를 들면, 평형 증폭기 구성에서, 제 1 및 제 2 증폭기(308, 310)의 모두는 바람직하게 클래스 A 동작 동안에 바이어스된다.
제 1 증폭기(308)가 생산할 수 있는 최대 전력에 도달함에 따라(예를 들어, 포화 바로 전), 제 2 증폭기(310)로부터의 출력이 전력 증폭기 출력에 기여하기 시작하고 제 1 증폭기에 의해 공급되는 전력을 보충함으로써, 전력 증폭기가 출력 전력을 전달하는 입력 전력의 범위를 확장하도록 전력 증폭기(300)를 바람직하게 구성한다. 또한 제 2 증폭기(310)에 의해 공급되는 전력은 제 1 증폭기(308)에 의한 명백한 부하 임피던스를 효과적으로 감소시킨다. 이 부하 감소로 인하여, 제 1 증폭기는 더 많은 전력을 출력으로 전달할 수 있게 되고, 제 1 증폭기의 효율성이 향상된다.
본 발명과 사용하기에 적당한 다른 동상 전력 분할 장치를 고려할 수 있지만, 실리콘 칩 상에 집적을 용이하게 하기 위하여, 신호 스플리터(302)는 바람직하게, 예를 들어, 도시된 Y 구성으로 연결된 저항기(R1, R2, R3)와 같은 상호연결 소자를 포함할 수 있는 동상(in-phase) 신호 스플리터이다. 저항기(R1, R2, R3)가 동일값이라고 가정하면, 입력 신호(IN)는 두 증폭기(308, 310)간에 동일하게 분리될 것이다. 신호 스플리터(302)를 통한 신호 손실을 최소화하기 위하여, 저항기(R1, R2, R3)를 직접 연결장치와 같은 사실상 0 옴 소자로써 대체할 수 있다. 이들 0 옴 소자는 예를 들어, 금속 또는 폴리실리콘 상호연결층에서 제조될 수 있다. 이 대신에, 도 1에 도시된 신호 스플리터(302)는 직교 3dB 하이브리드(106)의 경우에서와 같이 적어도 하나의 분리 신호의 위상을 예를 들어, 90도와 같은 선택량만큼 시프트하도록 구성될 수 있다.
대표적인 전력 증폭기(300)는 제 1 증폭기(308)의 출력에 연결된 제 1 위상 제어 회로(312)를 더 포함한다. 제 1 위상 제어 회로(312)는 바람직하게, 이 제 1 위상 제어 회로에 인가되는 제어 신호(VCNTRL)에 응답하여 제 1 증폭기(308)로부터 발생되는 출력 신호의 위상을 선택적으로 변경하도록 동작할 수 있다. 결합 회로(314)는 제 1 위상 제어 회로(312)에 의해 발생되는 위상 시프트된 신호와 제 2 증폭기(310)에 의해 발생되는 출력 신호를 합산한다. 결합 회로(314)로부터 발생되는 출력 신호는 선택사양으로 제 2 위상 제어 회로(316)를 통과함으로써, 원하는 대로 전력 증폭기(300)에 의해 발생되는 출력 신호(OUT)를 선택적으로 변경시킬 수 있다. 이것은 전력 증폭기(300)의 최대 사용 주파수 범위를 확장하기 위하여 예를 들면 주파수 소거(frequency rejection), 부하 변환(예를 들면, 부하 정합) 등을 제공하는 데 유리할 수 있다.
본 발명과 사용하기에 적합한 다른 동상 검출 회로 장치를 고려할 수 있지만 실리콘 칩 상에 집적을 용이하게 하기 위하여, 신호 스플리터(302)와 같이 검출 회로(314)는 바람직하게, 도시된 Y 구성으로 연결된 3개의 저항기(R4, R5, R6)를 포함한 동상 결합기이다. 저항기(R4, R5, R6)가 동일한 값이라고 가정하면, 두 신호 경로로부터의 신호들은 동일하게 합산될 것이다. 이 대신에, 검출 회로(314)를 다른 비율로 된 신호들을 합산하도록 구성할 수도 있다는 것을 고려한다. 또한 도 1에 도시된 1/4 파장 변성기(108)의 경우에서와 같이, 적어도 한 신호의 위상을 예를 들면, 90도와 같은 선택된 양만큼 시프트하도록 결합 회로(314)를 구성할 수 있다.
본 발명의 일 양상에 따라서, 각 위상 제어 회로(312, 314)는 바람직하게, 위상 제어 회로에 제공되는 입력 신호의 위상을 선택적으로 변경하기 위하여 적어도 하나의 박막 강유전성 소자를 포함한다. 당업자들이 잘 아는 바와 같이, 본 발명의 바람직한 실시예에서, 박막 강유전성 소자는 다른 강유전성 물질(예를 들면, 납 지르코늄 티탄산, 스트론튬 비스무트 탄탈산 등)을 유사하게 사용할 수 있지만, 바륨 스트론튬 티탄산(BST) 캐패시터를 포함한다. 바이어스를 인가함으로써, BST 캐패시터의 정전용량 값을 튜닝할 수 있게 되고, 따라서 위상 제어 회로의 위상 특성을 변경시킬 수 있다. BST 박막은 예를 들어, 상당히 비선형적일 수 있는 버랙터 및 핀 다이오드와 같은 표준 조정가능 소자(tunable elements)에 비해 그들의 높은 조정가능성(tunability), 비교적 적은 손실 및 표준 신속한 전환 속도로 인하여 위상 제어 회로에 사용하기에 특히 적합하다(예를 들어, 본 명세서에 참조로서 병합된, NMUN Abstracts 2002/Electronics, P39, B.Acikel등의 "High Performance Phase Shifters Using (Ba, Sr) TiO3 박막"을 참조). 또한 BST 박막은 RF 전력 변동에 상당히 둔감하여, 전력 증폭기 애플리케이션에 사용하기에 유리하다.
대표적인 전력 증폭기(300)는 바람직하게 주파수 검출기(318)를 포함한다. 주파수 검출기(318)는 입력 신호(IN)의 적어도 일부를 수신하여, 입력 신호의 주파수를 나타내는 주파수 종속 신호(VC)를 발생하는 데 적합하다. 본 발명의 예시된 실시예에서, 주파수 검출기(318)는 제 1 단부에서 노드(N1)에 연결된 저항기(R7)를 포함하고, 제 2 단부에서 입력 신호(IN)의 적어도 일부를 수신한다. 캐패시터(C1)는 노드(N1)와 그라운드 사이에 바람직하게 연결된다. 주파수 검출기(318)는 노드(N1)에 연결된 양극과, 노드(N2)에 연결된 음극을 가진 다이오드(D1)를 더 포함한다. 저항기(R8)는 노드(N2)와 그라운드 사이에 바람직하게 연결된다. 주파수 종속 신호(VC)는 노드(N2)에서 발생된다.
이제 단지 예로서, 이로 제한되지 않는 주파수 검출기(318)의 동작을 설명할 것이다. 신호 스플리터(302)에서 결합 소자(coupling element)(320)와 같은 것을 통하여 전력 증폭기(300)의 입력으로부터 RF 신호를 바람직하게 꺼낸다(tap off). 이 RF 신호는 저항기(R7)와 캐패시터(C1)로 구성된 저항기-캐패시터(RC) 저역 필터를 통과한다. 보다 높은 주파수는 노드(N1)로 보다 많은 손실을 가지는 반면에 보다 낮은 주파수는 더 적은 손실을 가지며 통과한다는 점에서, 이 회로 장치는 본질 적으로 주파수 판별기 유형이다. 노드(N1)에서 이들 상이한 레벨의 RF 신호는 주파수 검출기 다이오드(D1)를 통과하여 정류된 DC 전류를 발생한다. 정류된 DC 전류는 저항기(R8)를 통해 흐를 것이며, 노드(N2)에서, 입력 신호 주파수의 함수인 출력 전압을 발생할 것이다. DC 전류 귀로(DC return current path)는 결합 소자(320)를 통해 제공될 수 있다. DC 귀로를 제공하지 않도록 결합 소자를 사용한다면, 캐패시터(C1)와 병렬로 (도시되지 않은) 인덕터 또는 저항기를 추가할 수 있다. 본 발명은 도시된 주파수 검출기로 제한되지 않는다는 것을 알아야 한다. 오히려, 당업자들이 잘 아는 바와 같이, 대표적인 전력 증폭기(300)와 함께 주파수 종속 신호를 발생하기 위한 다른 회로를 유사하게 사용할 수 있다.
도 4를 참조하면, 주파수 종속 신호(VC)는 바람직하게, 입력 신호 주파수의 소정 함수인 제어 신호(VCNTRL)를 발생하기 위하여 예시된 처리 회로(400)로 입력된다. 처리 회로(400)는 단지 예로서 비반전 증폭기로 구성된 연산 증폭기(402)를 포함할 수 있다. 이 경우에, 처리 회로(400)에 의해 발생되는 제어 전압(VCNTRL)은 관계 VCNTRL = K·VC에 따라 주파수 종속 신호(VC)와 관련될 것이며, 여기서, 비반전 증폭기의 이득인 K는 1+(R1/R2)와 동일하다. 본 발명은 처리 회로(400)를 위한 특정한 임의 이득 및/또는 장치로 제한되지 않으며, 다른 다양한 회로 장치(예를 들어, 반전 증폭기 등)를 유사하게 고려할 수도 있다는 것을 알아야 할 것이다.
다시 도 3을 참조하면, 제 2 위상 제어 회로(316)를 사용하는 경우에는 이를 바람직하게 제 1 위상 제어 회로(312)와 동일한 제어 신호(VCNTRL)를 수신하도록 구성하는 데, 이는 전력 증폭기(300)의 요건은 아니다. 제 1 및 제 2 위상 제어 회로는 상이한 목적을 위해 사용되는 데, 제 1 위상 제어 회로(312)는 합산 목적으로 제 1 신호 경로에서 발생되는 신호 위상을 제어하는 데 사용되고, 제 2 위상 제어 회로(316)는 임피던스 정합 목적을 위하여 출력 신호(OUT)의 위상을 제어하는 데 사용된다. 따라서 제 1 및 제 2 위상 제어 회로의 각각에 의해 발생되는 위상 시프트량이 동일한 필요는 없다. 전력 증폭기(300)는 제 2 위상 제어 회로(316)의 위상 시프트를 독립적으로 제어하기 위해 제 2 제어 신호를 발생하는 (도시되지 않은) 부가적인 처리 회로를 포함할 수 있다. 제 2 제어 신호는 제어 신호(VCNTRL)와 비교하여 상이한 입력 신호(IN) 주파수 함수일 수 있다.
도 5는 본 발명의 일 실시예에 따라서 형성된 대표적인 위상 제어 회로(500)를 도시하는 개략도이다. 대표적인 위상 제어 회로(500)는 도 3에 도시된 전력 증폭기(300)에 제 1 및/또는 제 2 위상 제어 회로(312, 316)를 구현하는 데 사용될 수 있다. 대표적인 위상 제어 회로(500)는 입력 노드(IN)와 제 1 노드(N1) 사이에 직렬로 연결된 제 1 인덕터(L1), 접지에 연결될 수 있는 공통 노드와 노드(N1) 사이에 연결된 제 1 캐패시터(C1)를 포함한다. 제 1 가변 캐패시터(CBST1)는 바람직하게 캐패시터(C1)와 병렬로 연결된다. 위상 제어 회로(500)는 노드(N1)와 제 2 노드(N2) 사이에 연결된 제 2 인덕터(L2)를 더 포함한다. 제 2 가변 캐패시터(CBST2)는 바람직하게 노드(N2)와 공통 노드 사이에 연결된다. 제 2 캐패시터(C2)는 제 2 가변 캐패시터(CBST2)와 병렬로 연결되고, 제 3 인덕터(L3)가 노드(N2)와 출력 노드(OUT) 사이에 연결된다. 2개의 가변 캐패시터(CBST1, CBST2)의 각각은 제어 신호(VCNTRL)의 함수로서 선택적으로 변경될 수 있는 정전용량 값을 가진 다른 강유전성 박막 물질, 또는 BST 박막으로 구성된다.
도 6에 도시된 대표적인 그래픽 표현에 의해 예시된 바와 같이, 주파수 종속 전압(VC)과 입력 신호의 주파수(F)간의 관계(602)는 바람직하게, 적어도 원하는 입력 주파수 범위에 걸쳐 사실상 선형이다. 이것은 위상 제어 회로(들)에 강유전성 박막 소자를 사용함으로써 위상 제어 회로(들)에 의해 발생되는 위상 시프트량(Φ)과 인가되는 제어 신호(VCNTRL) 간의 사실상 선형 관계(604)로 바람직하게 변환된다.
본 발명의 기법은 종래의 전력 증폭기 장치에 비해 효율성 및/또는 선형성을 크게 저하시키지 않으면서 보다 넓은 주파수 동작범위를 가지는 전력 증폭기를 제공하는 데 사용될 수 있다. 본 발명은 도시된 특정 전력 증폭기 구조로 제한되지 않는다는 것을 알아야 한다. 예를 들면, 도 3에 도시된 대표적인 전력 증폭기(300)는 제 1 신호 경로에 위상 제어 회로(312)를 포함하고, 제 2 신호 경로에서도 (도시되지 않은) 부가적인 위상 회로를 포함할 수 있는 데, 여기서 부가적인 위상 제어 회로에 의해 발생되는 위상 시프트량이 위상 제어 회로(312)에 의해 발생되는 위상 시프트량과 다르다. 당업자들이 잘 알 수 있는 바와 같이, 본 발명에서는 다른 전력 증폭기 구성을 유사하게 고려할 수 있다.
본 발명의 전력 증폭기의 적어도 일부분은 집적 회로에 구현될 수 있다. 집적 회로를 형성시에, 다수의 동일한 다이(die)가 전형적으로 반도체 웨이퍼의 표면상에 반복 패턴으로 제조된다. 각 다이는 본 명세서에 기술된 장치를 포함하며, 다른 구조 또는 회로를 포함할 수도 있다. 개별 다이는 웨이퍼로부터 잘려지거나 혹은 다이싱(dicing)된 후에, 집적 회로로서 패키지화된다. 당업자라면 웨이퍼를 다이싱하고 다이를 패키지하여 집적 회로를 생성하는 방법을 알 것이다. 이렇게 제조된 집적 회로를 본 발명 부분으로 고려한다.
본 발명의 예시된 실시예는 첨부 도면을 참조하여 본 명세서에서 기술되었지만, 본 발명은 이들 정밀한 실시예로 제한되지 않으며, 당업자들에 의해 본 발명의 사상 및 범주를 벗어나지 않고서도 다양한 다른 변경 및 변형이 행해질 수 있다는 것을 알 것이다.
본 발명에 따르면, 종래의 전력 증폭기에 비해 확장된 주파수 동작 범위를 가지며 종래의 전력 증폭기에 나타난 하나 이상의 문제들을 가지지 않는 전력 증폭기를 제공할 수 있다.

Claims (10)

  1. 입력 신호를 수신하여, 적어도 제 1 및 제 2 분리 신호(split signals)를 발생하도록 동작가능한 신호 스플리터(signal splitter)와,
    상기 제 1 분리 신호를 수신하여, 제 1 증폭 신호를 발생하는 데 적합한 제 1 증폭기와,
    상기 제 2 분리 신호를 수신하여, 제 2 증폭 신호를 발생하는 데 적합한 제 2 증폭기와,
    상기 제 1 증폭 신호와 상기 제 2 증폭 신호의 합산인 출력 신호를 발생하는 데 적합한 결합 회로(combining circuit)와,
    상기 제 1 및 제 2 증폭기 중의 하나의 증폭기의 신호 경로에 배치된 위상 제어 회로
    를 포함하고,
    상기 위상 제어 회로에 의해 공급되는 위상 시프트량은 인가되는 제어 신호의 함수로서 선택적으로 변경될 수 있고, 상기 위상 제어 회로는 적어도 하나의 박막 강유전성 소자를 포함하는
    증폭기.
  2. 제 1 항에 있어서,
    상기 위상 제어 회로가 상기 제 1 증폭기에 후속되는 증폭기.
  3. 제 1 항에 있어서,
    상기 위상 제어 회로는 상기 제 1 증폭기의 신호 경로에 배치되고, 상기 증폭기는 상기 제 2 증폭기의 신호 경로에 배치된 제 2 위상 제어 회로를 더 포함하고, 상기 제 2 위상 제어 회로에 의해 공급되는 위상 시프트량은 인가되는 제 2 제어 신호의 함수로서 선택적으로 변경될 수 있고, 상기 제 2 위상 제어 회로는 적어도 하나의 박막 강유전성 소자를 포함하는 증폭기.
  4. 제 1 항에 있어서,
    상기 제어 신호는 상기 입력 신호의 주파수 함수인 증폭기.
  5. 제 1 항에 있어서,
    상기 입력 신호의 적어도 일부분을 수신하고, 상기 입력 신호의 주파수를 표시하는 검출 신호를 발생하는 데 적합한 주파수 검출 회로를 더 포함하며, 상기 제어 신호는 상기 검출 신호의 함수인 증폭기.
  6. 제 1 항에 있어서,
    상기 출력 신호를 수신하고, 상기 출력 신호에 비해 원하는 양만큼 위상을 시프트한 위상 시프트 출력 신호를 발생하는 데 적합한 제 2 위상 제어 회로를 더 포함하는 증폭기.
  7. 제 1 항에 있어서,
    상기 출력 신호를 수신하고, 상기 출력 신호에 비해 원하는 양만큼 위상을 시프트한 위상 시프트 출력 신호를 발생하는 데 적합한 제 2 위상 제어 회로를 더 포함하고, 상기 출력 신호의 위상 시프트량은 인가되는 제 2 제어 신호의 함수로서 선택적으로 변경될 수 있고, 상기 제 2 위상 제어 회로는 적어도 하나의 박막 강유전성 소자를 포함하는 증폭기.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 위상 제어 회로는
    입력 노드와, 상기 위상 제어 회로의 제 1 노드 사이에 직렬로 연결된 제 1 인덕터와,
    상기 제 1 노드와 공통 노드 사이에 연결된 제 1 캐패시터와,
    상기 제 1 캐패시터와 병렬로 연결된 제 1 가변 캐패시터와,
    상기 제 1 노드와 제 2 노드 사이에 연결된 제 2 인덕터와,
    상기 제 2 노드와 상기 공통 노드 사이에 연결된 제 2 가변 캐패시터와,
    상기 제 2 가변 캐패시터와 병렬로 연결된 제 2 캐패시터와,
    상기 제 2 노드와 출력 노드 사이에 연결된 제 3 인덕터
    를 포함하는 증폭기.
  9. 제 1 항에 있어서,
    상기 신호 스플리터는 상기 전력 증폭기의 입력과 제 1 노드 사이에 연결된 제 1 상호연결 소자와, 상기 제 1 노드와 제 2 노드 사이에 연결된 제 2 상호연결 소자와, 상기 제 1 노드와 제 3 노드 사이에 연결된 제 3 상호연결 소자를 포함하고, 상기 입력 신호는 상기 전력 증폭기의 입력으로 인가되고, 상기 제 1 분리 신호는 상기 제 2 노드에서 발생되며, 상기 제 2 분리 신호는 상기 제 3 노드에서 발생되는 증폭기.
  10. 적어도 하나의 증폭기를 구비한 집적 회로에 있어서, 상기 적어도 하나의 증폭기는,
    입력 신호를 수신하여, 적어도 제 1 및 제 2 분리 신호를 발생하도록 동작가 능한 신호 스플리터와,
    상기 제 1 분리 신호를 수신하여, 제 1 증폭 신호를 발생하는 데 적합한 제 1 증폭기와,
    상기 제 2 분리 신호를 수신하여, 제 2 증폭 신호를 발생하는 데 적합한 제 2 증폭기와,
    상기 제 1 증폭 신호와 상기 제 2 증폭 신호의 합산인 출력 신호를 발생하는 데 적합한 결합 회로와,
    상기 제 1 및 제 2 증폭기 중 하나의 증폭기의 신호 경로에 배치된 위상 제어 회로
    를 포함하고,
    상기 위상 제어 회로에 의해 공급되는 위상 시프트량은 인가되는 제어 신호의 함수로서 선택적으로 변경될 수 있고, 상기 위상 제어 회로는 적어도 하나의 박막 강유전성 소자를 포함하는
    집적 회로.
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