KR20060075013A

KR20060075013A - Semiconductor device

Info

Publication number: KR20060075013A
Application number: KR1020040113558A
Authority: KR
Inventors: 강정규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-28
Filing date: 2004-12-28
Publication date: 2006-07-04

Abstract

본 발명은 반복 라인 패턴을 사용하는 반도체소자의 불량 검사에 관한 것으로서, 특히 반도체소자에서 전기 불량 발생 소자의 리버스 공정에서 어드레스 카운팅을 위하여 메인 라인의 단부에 특정 형상의 마크 패턴을 일정 간격으로 반복 형성하여 어드레스 카운팅을 용이하게 하고, 시간을 단축시키며, 정확도를 높일 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a defect inspection of a semiconductor device using a repeating line pattern. In particular, the semiconductor device repeatedly forms a mark pattern having a specific shape at a predetermined interval at an end portion of a main line for address counting in a reverse process of an electrical failure generating device in a semiconductor device. This facilitates address counting, shortens time, and increases accuracy.

메인 워드라인, 마크 패턴, 리버스 공정Main word line, mark pattern, reverse process

Description

Semiconductor device {Semiconductor device}

도 1은 일반적인 DRAM 소자의 단면도.1 is a cross-sectional view of a typical DRAM device.

도 2는 종래 기술에 따른 반도체소자의 메인 워드라인 단부의 개략도. 2 is a schematic view of a main wordline end of a semiconductor device in accordance with the prior art;

도 3은 본 발명에 따른 반도체소자의 메인 워드라인 단부의 개략도. 3 is a schematic diagram of an end of a main word line of a semiconductor device according to the present invention;

도 4는 본 발명의 다른 실시예에 따른 반도체소자의 메인 워드라인 단부의 개략도. 4 is a schematic view of an end of a main word line of a semiconductor device in accordance with another embodiment of the present invention.

도 5는 본 발명의 또 다른 실시예에 따른 반도체소자의 메인 워드라인 단부의 개략도. 5 is a schematic view of an end of a main word line of a semiconductor device in accordance with another embodiment of the present invention.

<도면의 간단한 설명> <Brief Description of Drawings>

10 : 반도체기판 12 : 소자분리 산화막10: semiconductor substrate 12: device isolation oxide film

14 : 게이트전극 15 : 랜딩플러그14 gate electrode 15 landing plug

16 : 비트라인 17 : 전하저장전극 콘택플러그16: bit line 17: charge storage electrode contact plug

18 : 캐패시터 20, 22 : 금속배선18: capacitor 20, 22: metal wiring

24 : 페시베이션막 30 : 메인 워드라인24: passivation film 30: main word line

32 : 사각 마크 패턴 34 : 홈 마크 패턴32: square mark pattern 34: groove mark pattern

36 : 홀형 마크 패턴 36: hole mark pattern

본 발명은 반도체소자에 관한 것으로서, 특히 어드레스 카운팅에 필요한 마크를 어드레스 라인 단부에 설치하여 어드레스 카운팅을 용이하게 실시하여 불량 분석 시간을 단축할 수 있는 반도체소자에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a mark necessary for address counting at an end of an address line to easily perform address counting, thereby shortening a defect analysis time.

최근의 반도체 장치의 고집적화 추세는 미세 패턴인, 고 종횡비로 인한 매립의 어려움 등으로 공정여유도는 감소하고, 공정 및 설계상의 난이도는 증가한다.In recent years, the trend of high integration of semiconductor devices has been reduced due to the difficulty of landfilling due to the high aspect ratio, which is a fine pattern, and the difficulty of process and design increases.

종래 기술에 따른 리버스 엔지니어링의 경우 전기 검사를 실시하여 셀 어레이에 불량이 발견되면 어드레스 맵핑을 통해 불량의 위치를 파악하고, 그 위치까지 상부에 형성된 각종 도전층과 절연막을 순차적으로 제거해가면서 이상을 보이는 것의 유무를 판정하는 방법을 사용하고 있다. In the case of reverse engineering according to the prior art, if a defect is found in the cell array by conducting an electrical inspection, the position of the defect is identified through address mapping, and various kinds of conductive layers and insulating films formed on the upper part of the cell array are sequentially removed to show the abnormality. We are using a method to determine the presence or absence of a thing.

또한 여러 단계의 공정을 거쳐 제작된 최종 소자를 일부 샘플링하여 패턴의 균일성이나 콘택의 정확성 및 단락 여부 등을 검사하는 단계를 거치게 되며, 이러한 검사에 의해 불량의 원인을 검출하고 그러한 불량이 재발하지 않도록 피드백 하여주는 것이 실패분석 분야이다. In addition, the final device manufactured through the multi-step process is partly sampled to check the uniformity of the pattern, the accuracy of the contact, and whether there is a short circuit. It is the field of failure analysis that provides feedback.

도 1은 일반적인 디램 소자의 단면도로서, 도시되어 있는 바와 같이, 반도체기판(10)상에 소자분리 산화막(12)과 게이트전극(14) 랜딩플러그(15)가 형성되어 있고, 그 상부에 비트라인(16)과 전하저장전극 콘택플러그(17) 및 캐패시터(18)가 형성되어 있으며, 상기 캐패시터(18) 상에 제1 및 제2금속배선(20),(22)이 형성되 어 있고, 전 표면에 페시베이션막(24)이 도포되어 보호한다. FIG. 1 is a cross-sectional view of a general DRAM device. As illustrated, a device isolation oxide film 12 and a gate electrode 14 landing plug 15 are formed on a semiconductor substrate 10, and a bit line thereon. 16, a charge storage electrode contact plug 17 and a capacitor 18 are formed, and first and second metal wirings 20 and 22 are formed on the capacitor 18, and the entire surface is formed. The passivation film 24 is applied to protect it.

이러한 소자에 전기 검사를 실시하여 불량이 발견되면, 리버스 프로세스를 통하여, 상부의 절연막을 순차적으로 제거하여 도 2에 도시된 것과 같은 제1금속배선은 메인 워드라인 2개와 어드레스 라인1개가 순차적으로 반복되는 형태로 배열되어 있는 어드레스 금속배선을 노출시킨 후, 차례로 검사를 실시하여 손상된 어드레스를 찾아내는 어드레스 카운팅을 실시하게 된다. If a defect is found by conducting an electrical test on such a device, the main metal line and the address line are sequentially repeated in the first metal wire as shown in FIG. After exposing the address metal wirings arranged in such a manner as to be exposed, address counting is performed in order to detect damaged addresses.

상기와 같이 종래 기술에 따른 반도체소자의 검사방법은 리버스 엔지니어링에 의해 노출된 어드레스 금속배선을 차례로 순차적으로 전기 검사하여 불량 어드레스를 찾고 그 원인을 분석하는 공정을 거치게 되는데, 종래와 같이 특별한 특징이 없는 어드레스 금속배선들을 육안으로 순차적으로 카운팅 하는 것은 매우 어렵고 검사시간이 길어지는 문제점이 있다.
As described above, the inspection method of the semiconductor device according to the prior art is to sequentially check the address metal wiring exposed by reverse engineering in order to find a bad address and to analyze the cause, there is no special feature as in the prior art The counting of the address metal wires with the naked eye is very difficult and the inspection time is long.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 The present invention is to solve the above problems, the object of the present invention is

어드레스 카운팅을 용이하게 하기 위하여 메인 워드라인의 단부에 일정 간격으로 마크를 형성하여 어드레스 카운팅을 용이하게 하여 검사시간과 정확성을 향상시킬 수 있는 반도체소자를 제공함에 있다.
In order to facilitate address counting, a mark is formed at an end of a main word line at regular intervals to facilitate address counting, thereby providing a semiconductor device capable of improving inspection time and accuracy.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 검사 제조 방법의 특징은, Features of the inspection manufacturing method of a semiconductor device according to the present invention for achieving the above object,

전기검사를 실시하여 불량 소자의 어드레스 카운팅을 실시하는 반도체소자에 있어서, In a semiconductor device which performs an electrical inspection and performs address counting of a defective device,

메인 라인의 단부에 일정 간격으로 마크 패턴을 구비함에 있다. In the end of the main line is provided with a mark pattern at regular intervals.

또한 본 발명의 다른 특징은, 상기 마크 패턴은 사각 마크와 홈형 마크 또는 홀형 마크로 형성하고, 상기 마크 패턴은 여러 가지 형상의 패턴을 혼합 사용하는 것을 특징으로 한다. In another aspect of the present invention, the mark pattern is formed of a square mark and a groove mark or a hole mark, and the mark pattern is characterized by using a mixture of patterns of various shapes.

이하, 본 발명에 따른 반도체소자에 관하여 첨부도면을 참조하여 상세히 설명한다. Hereinafter, a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체소자 메인 워드라인의 단부를 도시한 것으로서, 16개의 워드라인에 해당하는 4개의 메인 워드라인(30)당 한번씩 이상 패턴인 사각 마크 패턴(32)을 반복 형성하여 어드레스 카운팅에 사용한다. 3 illustrates an end portion of a semiconductor word main word line according to an exemplary embodiment of the present invention. An address mark is formed by repeatedly forming a square mark pattern 32 having one or more patterns every four main word lines 30 corresponding to 16 word lines. Used for counting.

도 4는 본 발명의 다른 실시예에 따른 반도체소자 메인 워드라인의 단부를 도시한 것으로서, 도 3에서와 마찬가지로 특정 메인 워드라인(30)의 간격마다 워드라인(30)의 단부 에지에 홈 마크 패턴(34)을 형성하였다. 4 illustrates an end portion of a semiconductor device main word line according to another exemplary embodiment of the present invention. As shown in FIG. 3, a groove mark pattern is formed at an end edge of the word line 30 at intervals of a specific main word line 30. (34) was formed.

도 5는 본 발명의 또 다른 실시예에 따른 반도체소자 메인 워드라인을 도시한 것으로서, 도 3에서와 같이 특정 간격의 메인 워드라인(30) 마다 그 단부에 홀형 마크 패턴(36)을 형성하였다. FIG. 5 illustrates a semiconductor word main word line according to another exemplary embodiment. As shown in FIG. 3, a hole mark pattern 36 is formed at each end of the main word line 30 at a specific interval.

이러한 마크 패턴들의 표시 간격은 임의로 조절할 수 있음은 물론이고, 마크 패턴의 형태로 소자의 특성 및 공정이 허용하는 한도 내에서 형태를 조절하여 형성 할 수 있고, 여러 가지 형태, 예를 들어 사각 마크와 홈형 마크등 여러 마크들을 혼용하여 사용할 수도 있으며, 워드라인이 아닌 컬럼 라인등 반복 라인에는 어떤 라인에라도 응용할 수 있음은 물론이다.
The mark intervals of the mark patterns can be arbitrarily adjusted, and in the form of mark patterns, the mark patterns can be formed by adjusting the shape within the limits of the characteristics and the process of the device. Various marks such as grooved marks can be used interchangeably, and it can be applied to any line in a repeating line such as a column line, not a word line.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자는, 반복 라인 패턴을 사용하는 반도체소자에서 전기 불량 발생 소자의 리버스 공정에서 어드레스 카운팅을 위하여 메인 라인의 단부에 특정 형상의 마크 패턴을 일정 간격으로 반복 형성하여 어드레스 카운팅을 용이하게 하고, 시간을 단축시키며, 정확도를 높일 수 있는 이점이 있다. As described above, the semiconductor device according to the present invention repeatedly forms a mark pattern having a specific shape at an end portion of the main line for address counting in a reverse process of an electrical failure-generating device in a semiconductor device using a repeating line pattern. This facilitates address counting, shortens time, and increases accuracy.

Claims

In a semiconductor device which performs an electrical inspection and performs address counting of a defective device,

A semiconductor device comprising a mark pattern at regular intervals at an end of a main line.

The semiconductor device according to claim 1, wherein the mark pattern is formed of a rectangular mark, a groove mark, or a hole mark.

The semiconductor device according to claim 1, wherein the mark pattern is a mixture of patterns of various shapes.