JP2007081036A - Method of inspecting semiconductor device and method of manufacturing semiconductor device for inspection - Google Patents

Method of inspecting semiconductor device and method of manufacturing semiconductor device for inspection Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of inspecting a semiconductor device which can detect a short of a contact plug effectively. <P>SOLUTION: This method of inspecting the semiconductor device comprises the steps of forming a pattern of an element isolation region 14 defining an element formation region 13 mutually, and an insulating film 16 coating a semiconductor substrate 11 on a surface part of the semiconductor substrate 11; using a mask pattern for forming a plurality of contact plugs conducted to the element formation region 13 of the semiconductor substrate, and shifting this mask pattern by a relative predetermined distance with respect to the pattern of the element isolation region 14, thereby forming the plurality of contact plugs 18 which pass through the insulating film 16 and are partially insulated by the element isolation region 14; irradiating electron beams to the contact plugs 18 insulated by the element isolation region 14 in the plurality of contact plugs 18; detecting an amount of secondary electrons released from the contact plugs 18 to which electron beams are irradiated; and determining an abnormality of the contact plugs 18 to which electron beams are irradiated, based on the detected amount of secondary electrons. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体装置の検査方法、及び、検査用半導体装置の製造方法に関し、更に詳細には、半導体装置内部に配設された導体間のショート(短絡)を検査する、半導体装置の検査方法、及び、検査用半導体装置の製造方法に関する。   The present invention relates to a method for inspecting a semiconductor device and a method for manufacturing a semiconductor device for inspection, and more particularly, a method for inspecting a short circuit between conductors arranged inside a semiconductor device. And a method of manufacturing a semiconductor device for inspection.

半導体装置内部の導体間のショートは、半導体装置の動作不良の原因となり、半導体装置製造の歩留りを低下させる大きな要因となっている。近年、半導体装置製品の設計から量産までの期間が益々短縮され、量産に先立つインライン検査等で、半導体装置内部の導体間のショートを効率的に検出し、ショートの少ないプロセス条件に早期に調整することが要請されている。   A short circuit between conductors inside a semiconductor device causes a malfunction of the semiconductor device and is a major factor that reduces the yield of semiconductor device manufacturing. In recent years, the period from design to mass production of semiconductor device products has been increasingly shortened, and in-line inspections etc. prior to mass production can efficiently detect shorts between conductors inside semiconductor devices and adjust to process conditions with few shorts early. It is requested.

導体間のショートを検出するために、従来、光学式の検査装置を用いて肉眼で検査を行っていた。しかし、半導体装置の微細化に伴って、光学式の検査装置による検査では、ショートが生じた箇所を発見するために多くの時間を要すると共に、発見自体が困難になっている。この問題に対して、近年、SEM(Scanning Electron Microscope:走査型電子顕微鏡)式の検査装置を用いた検査が実用化されている。   Conventionally, in order to detect a short circuit between conductors, an inspection is performed with the naked eye using an optical inspection device. However, along with the miniaturization of semiconductor devices, inspection by an optical inspection apparatus requires a lot of time to find a location where a short circuit has occurred, and the detection itself has become difficult. In recent years, inspection using an SEM (Scanning Electron Microscope) type inspection apparatus has been put into practical use for this problem.

SEM式検査装置を用いた検査方法については、例えば特許文献1に記載されている。図7(a)に、特許文献1に記載の検査方法で用いる検査用の半導体装置の構成を示す。図7(b)は、図7(a)のB−B線に沿った断面を示している。この検査方法では、先ず、半導体装置の絶縁膜62の表面に、導体64を介して基板61に接続される導体パターン63、及び、基板61に接続されない導体パターン(非接続パターン)65を、直交する2方向の何れにも交互に配列されるように、つまり千鳥状に配列されるように形成する。次いで、半導体装置60の表面に対して電子線を照射し、半導体装置60の表面を走査しつつ、各導体パターン63,65から放出される二次電子の量を測定する。   An inspection method using the SEM type inspection apparatus is described in Patent Document 1, for example. FIG. 7A shows the configuration of an inspection semiconductor device used in the inspection method described in Patent Document 1. FIG.7 (b) has shown the cross section along the BB line of Fig.7 (a). In this inspection method, first, the conductor pattern 63 connected to the substrate 61 via the conductor 64 and the conductor pattern (non-connection pattern) 65 not connected to the substrate 61 are orthogonally crossed on the surface of the insulating film 62 of the semiconductor device. It is formed so as to be alternately arranged in any of the two directions. Next, the surface of the semiconductor device 60 is irradiated with an electron beam, and the amount of secondary electrons emitted from the conductor patterns 63 and 65 is measured while scanning the surface of the semiconductor device 60.

ここで、電子線が照射された非接続パターン65は万一、通常の導体パターン63などの他の導体に導通している場合には、帯電量が少なくなり、また、導通していない場合には、帯電量が多くなる。非接続パターン65から放出される二次電子量は、非接続パターン65の帯電量に応じた電位よって異なるため、放出される二次電子量に異常が認められた非接続パターン65について、近傍の導体との間でショートしたと判定できる。また、ショートしたと判定された非接続パターン65の近傍についてのみ、精密な検査を行うことによって、ショートが生じた詳細な部位を特定できる。
特開2001−305194号(図1、2)
Here, if the non-connection pattern 65 irradiated with the electron beam is electrically connected to another conductor such as the normal conductor pattern 63, the amount of charge is reduced, and if the conductive pattern 65 is not conductive. Increases the amount of charge. Since the amount of secondary electrons emitted from the non-connected pattern 65 varies depending on the potential corresponding to the charge amount of the non-connected pattern 65, the non-connected pattern 65 in which an abnormality is observed in the amount of secondary electrons emitted is in the vicinity. It can be determined that a short circuit has occurred with the conductor. Further, by performing a precise inspection only in the vicinity of the non-connection pattern 65 that is determined to be short-circuited, it is possible to specify a detailed part where the short-circuit has occurred.
JP 2001-305194 A (FIGS. 1 and 2)

ところで、近年の半導体装置の微細化に伴い、隣接するワード線間の間隔が益々狭くなっている。このため、ワード線間で絶縁膜の埋め込み不良が生じ易く、これに起因して、コンタクトプラグとワード線との間のショートや、コンタクトプラグ同士のショートなどのコンタクトプラグを介したショートが発生し、半導体装置の品質を低下させる主要な要因の一つとなっている。しかし、上記従来のSEM式検査方法では、コンタクトプラグのショートを検出しようとしても、コンタクトプラグのそれぞれは、半導体基板の表面部分などの他の導体に導通しているため、電子線の照射後にほぼ同じ電位に保たれる。従って、そのショートを検出することが容易でなかった。   By the way, with the recent miniaturization of semiconductor devices, the interval between adjacent word lines is becoming increasingly narrow. For this reason, defective filling of the insulating film is likely to occur between the word lines, and as a result, a short between the contact plug and the word line or a short via the contact plug such as a short between the contact plugs occurs. This is one of the main factors that deteriorate the quality of semiconductor devices. However, in the above conventional SEM inspection method, even if a contact plug short circuit is detected, each contact plug is electrically connected to another conductor such as a surface portion of a semiconductor substrate. Keep the same potential. Therefore, it is not easy to detect the short circuit.

半導体装置製造の歩留りを大きく向上させるためには、コンタクトプラグのショートを効率的に検出することが必須である。本発明は、上記に鑑み、コンタクトプラグのショートを効率的に検出可能な半導体装置の検査方法、及び、検査用半導体装置の製造方法を提供することを目的とする。   In order to greatly improve the yield of semiconductor device manufacturing, it is essential to detect contact plug shorts efficiently. In view of the above, an object of the present invention is to provide a method for inspecting a semiconductor device capable of efficiently detecting a short of a contact plug, and a method for manufacturing a semiconductor device for inspection.

上記目的を達成するために、本発明の第1の視点に係る半導体装置の検査方法は、基板上に、導電性部分と絶縁性部分とを含む下地パターン、及び、該下地パターンを覆う絶縁膜を形成する工程と、
前記導電性部分に導通する複数のコンタクトプラグを形成するためのマスクパターンを用い、該マスクパターンを前記下地パターンに対して相対的に所定距離ずらすことによって、前記絶縁膜を貫通し少なくとも一部が前記絶縁性部分で絶縁される複数のコンタクトプラグを形成する工程と、
前記複数のコンタクトプラグの内で、少なくとも前記絶縁性部分で絶縁されたコンタクトプラグに電子線を照射するステップと、
前記電子線を照射したコンタクトプラグから放出される二次電子量を検出するステップと、
前記検出された二次電子量に基づいて、前記電子線が照射されたコンタクトプラグの異常を判定するステップと
を有することを特徴とする。
In order to achieve the above object, a semiconductor device inspection method according to a first aspect of the present invention includes a base pattern including a conductive portion and an insulating portion on a substrate, and an insulating film covering the base pattern. Forming a step;
A mask pattern for forming a plurality of contact plugs conducting to the conductive portion is used, and the mask pattern is shifted by a predetermined distance relative to the base pattern, so that at least a part of the mask penetrates the insulating film. Forming a plurality of contact plugs insulated by the insulating portion;
Irradiating an electron beam to a contact plug insulated by at least the insulating portion among the plurality of contact plugs;
Detecting the amount of secondary electrons emitted from the contact plug irradiated with the electron beam;
And determining an abnormality of the contact plug irradiated with the electron beam based on the detected amount of secondary electrons.

本発明に係る検査用半導体装置の製造方法は、製品用半導体装置の状態を検査するための検査用半導体装置を製造する方法であって、
前記製品用半導体装置を製造するプロセス条件と同じプロセス条件を用いて、導電性部分と絶縁性部分とを含む下地パターン、及び、該下地パターンを覆う絶縁膜を形成する工程と、
前記製品用半導体装置で前記絶縁膜を貫通して前記導電性部分に導通する複数のコンタクトプラグを形成するためのマスクパターンを用い、該マスクパターンを前記下地パターンに対して相対的に所定距離ずらすことによって、前記絶縁膜を貫通し少なくとも一部が前記絶縁性部分で絶縁される複数のコンタクトプラグを形成する工程と
を備えることを特徴とする。
A method of manufacturing an inspection semiconductor device according to the present invention is a method of manufacturing an inspection semiconductor device for inspecting a state of a product semiconductor device,
Forming a base pattern including a conductive portion and an insulating portion, and an insulating film covering the base pattern using the same process conditions as those for manufacturing the product semiconductor device; and
A mask pattern for forming a plurality of contact plugs that penetrate the insulating film and conduct to the conductive portion in the semiconductor device for product is used, and the mask pattern is shifted by a predetermined distance relative to the base pattern. And a step of forming a plurality of contact plugs penetrating the insulating film and insulated at least partially by the insulating portion.

本発明の第2の視点に係る半導体装置の検査方法は、上記検査用半導体装置を用いて製品用半導体装置を評価する半導体装置の検査方法であって、
前記複数のコンタクトプラグの内で、少なくとも前記絶縁性部分上に形成されたコンタクトプラグに電子線を照射するステップと、
前記電子線を照射したコンタクトプラグから放出される二次電子量を検出するステップと、
前記検出された二次電子量に基づいて、前記電子線が照射されたコンタクトプラグの異常を判定するステップと
を有することを特徴とする。
A semiconductor device inspection method according to a second aspect of the present invention is a semiconductor device inspection method for evaluating a product semiconductor device using the inspection semiconductor device,
Irradiating an electron beam to a contact plug formed on at least the insulating portion of the plurality of contact plugs;
Detecting the amount of secondary electrons emitted from the contact plug irradiated with the electron beam;
And determining an abnormality of the contact plug irradiated with the electron beam based on the detected amount of secondary electrons.

本発明に係る半導体装置の検査方法によれば、絶縁性部分で絶縁されたコンタクトプラグがショートした際に生じる電位の変化を、コンタクトプラグから放出される二次電子量の異常で検出することによって、そのコンタクトプラグのショートを直接的に検出できる。これによって、コンタクトプラグのショートを効率的に検出し、半導体装置製造の歩留りを大きく向上させることが出来る。   According to the method for inspecting a semiconductor device according to the present invention, a change in potential generated when a contact plug insulated by an insulating portion is short-circuited is detected by detecting an abnormal amount of secondary electrons emitted from the contact plug. The contact plug short circuit can be directly detected. As a result, it is possible to efficiently detect a short of the contact plug and greatly improve the yield of manufacturing the semiconductor device.

また、絶縁性部分で絶縁されたコンタクトプラグの形成に際して、導電性部分に導通する複数のコンタクトプラグを形成するためのマスクパターンを用いるため、検査用の半導体装置におけるコンタクトプラグ及びその近傍を、製品用の半導体装置と同じ構造で形成できる。従って、製品用の半導体装置におけるコンタクトプラグのショートを的確に検出できる。   Further, when forming a contact plug insulated by an insulating portion, a mask pattern for forming a plurality of contact plugs conducting to the conductive portion is used, so that the contact plug in the semiconductor device for inspection and its vicinity are It can be formed with the same structure as a conventional semiconductor device. Therefore, it is possible to accurately detect a short of the contact plug in the product semiconductor device.

本発明の第1の視点に係る半導体装置の検査方法、及び、検査用半導体装置の製造方法によれば、検査用の半導体装置の製造に際して、製品用の半導体装置の製造工程中で、導電性部分に導通する複数のコンタクトプラグを形成するためのマスクパターンを、下地パターンに対して相対的に所定距離ずらす変更を行うだけでよいので、検査用の半導体装置製造に要するコストを低減できる。   According to the method for inspecting a semiconductor device and the method for manufacturing a semiconductor device for inspection according to the first aspect of the present invention, during the manufacturing process of the semiconductor device for inspection, the conductivity is increased. Since it is only necessary to change the mask pattern for forming a plurality of contact plugs conductive to the portion by a predetermined distance relative to the base pattern, the cost required for manufacturing a semiconductor device for inspection can be reduced.

本発明の第1の視点に係る半導体装置の検査方法、及び、検査用半導体装置の製造方法では、前記下地パターンの導電性部分及び絶縁性部分がそれぞれ、半導体基板の素子形成領域及び素子分離領域であってもよく、或いは、前記下地パターンの導電性部分が、導体膜の選択エッチングで形成される配線パターンであってもよい。本発明に係る検査用半導体装置の製造方法では、製品用半導体装置がDRAMであってもよい。   In the semiconductor device inspection method and the inspection semiconductor device manufacturing method according to the first aspect of the present invention, the conductive portion and the insulating portion of the base pattern are an element formation region and an element isolation region of the semiconductor substrate, respectively. Alternatively, the conductive portion of the base pattern may be a wiring pattern formed by selective etching of a conductor film. In the inspection semiconductor device manufacturing method according to the present invention, the product semiconductor device may be a DRAM.

本発明の第2の視点に係る半導体装置の検査方法の前記異常判定ステップでは、例えば、前記絶縁性部分で絶縁されたコンタクトプラグが、前記導電性部分、他のコンタクトプラグ、及び、他の導電性材料の少なくとも1つに導通するか否かを判定することが出来る。   In the abnormality determination step of the semiconductor device inspection method according to the second aspect of the present invention, for example, a contact plug insulated by the insulating portion is replaced with the conductive portion, another contact plug, and another conductive material. It can be determined whether or not the conductive material is conductive.

以下に、実施形態を挙げ、添付図面を参照して、本発明の実施の形態を具体的且つ詳細に説明する。図1は、製品用の半導体装置の状態を検査するための、検査用の半導体装置の構成を示す断面図である。半導体装置10は、DRAM(Dynamic Random Access Memory)として構成され、半導体基板11を備える。半導体基板11の表面部分には、絶縁材料を所定のパターンで埋め込んだ素子分離溝12が形成され、素子分離溝12によって構成される素子分離領域14は、半導体素子が形成される素子形成領域13を相互に区画している。   Hereinafter, embodiments of the present invention will be described specifically and in detail with reference to the accompanying drawings. FIG. 1 is a cross-sectional view showing a configuration of an inspection semiconductor device for inspecting a state of a product semiconductor device. The semiconductor device 10 is configured as a DRAM (Dynamic Random Access Memory) and includes a semiconductor substrate 11. An element isolation groove 12 in which an insulating material is embedded in a predetermined pattern is formed on the surface portion of the semiconductor substrate 11, and an element isolation region 14 constituted by the element isolation groove 12 is an element formation region 13 in which a semiconductor element is formed. Are partitioned from each other.

半導体基板11上には、図示しないゲート絶縁膜を介して、複数のワード線15が形成され、ワード線15を覆って、絶縁膜16が成膜されている。絶縁膜16を貫通して、半導体基板11に接続するコンタクトホール17が開孔され、コンタクトホール17の内部を埋め込んで、導電材料から成るコンタクトプラグ18が形成されている。コンタクトホール17は、ワード線15の表面を被覆する絶縁膜をマスクとするSAC(Self Align Contact)法によって、隣接するワード線15間の半導体基板11の表面に接続するように形成されている。   A plurality of word lines 15 are formed on the semiconductor substrate 11 via a gate insulating film (not shown), and an insulating film 16 is formed so as to cover the word lines 15. A contact hole 17 that penetrates the insulating film 16 and is connected to the semiconductor substrate 11 is opened, and a contact plug 18 made of a conductive material is formed by filling the inside of the contact hole 17. The contact hole 17 is formed to be connected to the surface of the semiconductor substrate 11 between adjacent word lines 15 by a SAC (Self Align Contact) method using an insulating film covering the surface of the word line 15 as a mask.

1つの素子形成領域13には、3つのワード線15が交差し、ワード線15に隣接して半導体基板11にコンタクトする2つのコンタクトプラグ21が形成されている。1つの素子分離領域14には、ワード線15に隣接して素子分離溝12によって絶縁された1つのコンタクトプラグ(非接続コンタクトプラグ)22が形成されている。素子形成領域13、ワード線15、及び、コンタクトプラグ18は、それぞれ等間隔で配設されている。   In one element formation region 13, three word lines 15 intersect, and two contact plugs 21 that contact the semiconductor substrate 11 adjacent to the word lines 15 are formed. In one element isolation region 14, one contact plug (non-contact contact plug) 22 is formed adjacent to the word line 15 and insulated by the element isolation groove 12. The element formation region 13, the word line 15, and the contact plug 18 are arranged at equal intervals.

図2は、図1に記載の検査用の半導体装置10の平面構造を示している。図1は、同図のI−I線に沿って見た断面を示している。素子形成領域13は長方形状を有し、ワード線15は、素子形成領域13の長手方向に対して斜め方向に交差している。   FIG. 2 shows a planar structure of the semiconductor device 10 for inspection shown in FIG. FIG. 1 shows a cross section viewed along line II in FIG. The element formation region 13 has a rectangular shape, and the word line 15 intersects with the longitudinal direction of the element formation region 13 in an oblique direction.

図3は、図1の検査用の半導体装置に対応する、製品用の半導体装置の構成を示す断面図である。半導体装置30では、1つの素子形成領域13には、2つのワード線15が交差し、ワード線15に隣接して半導体基板11にコンタクトする3つのコンタクトプラグ18が形成されている。1つの素子分離領域14には、1つのワード線15が交差している。中央のコンタクトプラグ18は、図示しない上部のビット線に接続され、ビット線接続用コンタクトプラグ23を構成し、両端のコンタクトプラグ18は、図示しない上部のストレージノードに接続され、ストレージノード接続用コンタクトプラグ24,25を構成している。   FIG. 3 is a cross-sectional view showing a configuration of a product semiconductor device corresponding to the inspection semiconductor device of FIG. In the semiconductor device 30, two contact lines 18 are formed in one element formation region 13 so that two word lines 15 intersect and contact the semiconductor substrate 11 adjacent to the word lines 15. One word line 15 intersects one element isolation region 14. The central contact plug 18 is connected to an upper bit line (not shown) to form a bit line connection contact plug 23, and the contact plugs 18 at both ends are connected to an upper storage node (not shown) to connect a storage node connection contact. Plugs 24 and 25 are configured.

図4は、図3の半導体装置の平面構造を示す図面上で、横方向をX方向、縦方向をY方向としている。図3は、同図のIII−III線に沿った断面を示している。半導体装置30は、1交点6F2の単位セル33を備え、ワード線15のピッチの1/2の長さをFとすると、単位セル33の寸法はX方向31に2F、Y方向32に3Fであり、その面積は6F2(2F×3F)である。半導体装置30は、単位セル33と、半導体基板11上の構造が、この単位セル33の形状と線対称の形状を有する単位セル34とが対となって繰り返し配置されるツインセル構造を有する。 4 shows the planar structure of the semiconductor device of FIG. 3, wherein the horizontal direction is the X direction and the vertical direction is the Y direction. FIG. 3 shows a cross section taken along line III-III in FIG. The semiconductor device 30 includes a unit cell 33 at one intersection 6F2, and the dimension of the unit cell 33 is 2F in the X direction 31 and 3F in the Y direction 32, where F is a half length of the pitch of the word lines 15. And its area is 6F 2 (2F × 3F). The semiconductor device 30 has a unit cell 33 and a twin cell structure in which the structure on the semiconductor substrate 11 is repeatedly arranged in pairs with a unit cell 34 having a shape symmetrical with the shape of the unit cell 33.

図1、2に戻り、検査用の半導体装置10において、素子分離領域14のパターンは、符号35で示すように、製品用の半導体装置30に対して、X方向31にF、Y方向32に0.5Fだけ全体的にずらして形成されている。これによって、製品用の半導体装置30における一方のストレージノード接続用コンタクトプラグ24は、素子分離領域14に接続され、非接続コンタクトプラグ22を構成する。製品用の半導体装置30における、ビット線接続用コンタクトプラグ23、及び、他方のストレージノード接続用コンタクトプラグ25は、製品用の半導体装置30におけるコンタクトプラグと同様に素子形成領域13に接続され、通常のコンタクトプラグ21を構成する。検査用の半導体装置10では、製品用の半導体装置30における絶縁膜16より上側の構造は形成されていない。   1 and 2, in the semiconductor device 10 for inspection, the pattern of the element isolation region 14 is F in the X direction 31 and 32 in the Y direction with respect to the product semiconductor device 30 as indicated by reference numeral 35. It is formed so as to be shifted overall by 0.5F. As a result, one storage node connection contact plug 24 in the product semiconductor device 30 is connected to the element isolation region 14 to form a non-contact contact plug 22. The bit line connection contact plug 23 and the other storage node connection contact plug 25 in the product semiconductor device 30 are connected to the element formation region 13 in the same manner as the contact plug in the product semiconductor device 30. The contact plug 21 is configured. In the semiconductor device 10 for inspection, the structure above the insulating film 16 in the semiconductor device 30 for products is not formed.

本実施形態に係る半導体装置の検査方法では、SEM式検査装置を用い、検査用の半導体装置10の表面に対して電子線を照射し、半導体装置10の表面を走査しつつ、各コンタクトプラグ18から放出される二次電子量を測定する。SEM式検査装置は、二次電子量の測定によって、図5に示すように、各コンタクトプラグ18から放出された二次電子量に応じた輝度で、各コンタクトプラグ18の位置を表示する電位コントラスト画像50を表示する。同図中、符号51〜53が、非接続コンタクトプラグ22、ビット線接続用コンタクトプラグ23を構成する通常のコンタクトプラグ21、及び、ストレージノード接続用コンタクトプラグ25を構成する通常のコンタクトプラグ21に対応する部分をそれぞれ示している。   In the semiconductor device inspection method according to the present embodiment, each contact plug 18 is scanned while irradiating the surface of the semiconductor device 10 for inspection with an SEM type inspection device and scanning the surface of the semiconductor device 10. Measure the amount of secondary electrons emitted from. As shown in FIG. 5, the SEM type inspection device measures the amount of secondary electrons, and as shown in FIG. 5, the potential contrast for displaying the position of each contact plug 18 with the brightness corresponding to the amount of secondary electrons emitted from each contact plug 18. An image 50 is displayed. In the figure, reference numerals 51 to 53 denote non-contact contact plugs 22, normal contact plugs 21 constituting the bit line connection contact plugs 23, and normal contact plugs 21 constituting the storage node connection contact plugs 25. Each corresponding part is shown.

非接続コンタクトプラグ22が他の導体とショートしていない場合には、非接続コンタクトプラグ22は正又は負に帯電する。逆に、非接続コンタクトプラグ22が、例えばワード線15との間でショートしている場合には、ワード線15を介して電子が逃がされるため、非接続コンタクトプラグ22の帯電量は少ない。また、非接続コンタクトプラグ22が、通常のコンタクトプラグ21との間でショートしている場合にも同様に、非接続コンタクトプラグ22の帯電量は少ない。   When the unconnected contact plug 22 is not short-circuited with other conductors, the unconnected contact plug 22 is charged positively or negatively. On the contrary, when the non-contact contact plug 22 is short-circuited with the word line 15, for example, electrons are released through the word line 15, so that the charge amount of the non-contact contact plug 22 is small. Similarly, when the unconnected contact plug 22 is short-circuited with the normal contact plug 21, the charge amount of the unconnected contact plug 22 is small.

コンタクトプラグ18から放出される二次電子量は、各コンタクトプラグ18の帯電量に応じた電位によって異なるため、電位コントラスト画像50で、ショートした非接続コンタクトプラグ22は、ショートしていない非接続コンタクトプラグ22とは異なる輝度で表示される。従って、電位コントラスト画像50で、個々の非接続コンタクトプラグ22の輝度を観察し、他の非接続コンタクトプラグ22と異なる輝度で表示された非接続コンタクトプラグ22を、ショートした非接続コンタクトプラグ22と判定できる。   Since the amount of secondary electrons emitted from the contact plug 18 varies depending on the potential corresponding to the charge amount of each contact plug 18, the short-circuited non-contact contact plug 22 is not short-circuited in the potential contrast image 50. Displayed with a brightness different from that of the plug 22. Accordingly, the luminance of each non-connected contact plug 22 is observed in the potential contrast image 50, and the non-connected contact plug 22 displayed with a luminance different from that of the other non-connected contact plugs 22 is short-circuited with the non-connected contact plugs 22. Can be judged.

なお、ショートした非接続コンタクトプラグ22の検出に際して、非接続コンタクトプラグ22から放出される二次電子量の上限又は下限のしきい値を設定し、これらのしきい値を上回り又は下回った非接続コンタクトプラグ22を、ショートした非接続コンタクトプラグ22と判定しても構わない。   When detecting the short-circuited non-contact contact plug 22, an upper limit or lower limit threshold value of the amount of secondary electrons emitted from the non-connection contact plug 22 is set, and non-connection that exceeds or falls below these threshold values. The contact plug 22 may be determined as a short-circuited unconnected contact plug 22.

ショートしたと判定された非接続コンタクトプラグ22について更に精密な検査を行うことによって、ショートした詳細な部位を特定できる。なお、非接続コンタクトプラグ22の帯電の正負及び帯電量は、非接続コンタクトプラグ22の材質及び大きさ、絶縁膜16の材質、照射する電子線のエネルギーの大きさによって変化する。   By conducting a more precise inspection on the non-connected contact plug 22 determined to be short-circuited, it is possible to identify a detailed short-circuited portion. Note that the positive and negative charges and the amount of charge of the non-contact plug 22 vary depending on the material and size of the non-contact plug 22, the material of the insulating film 16, and the energy level of the irradiated electron beam.

図6(a)〜(c)は、図1、2に記載の検査用の半導体装置を製造する各製造段階を順次に示す断面図である。先ず、図6(a)に示すように、公知の方法により、半導体基板11の表面部分に所定のパターン形状で素子分離溝12を形成し、素子分離溝12で構成される素子分離領域14によって、素子形成領域13を区画する。   6A to 6C are cross-sectional views sequentially showing manufacturing steps for manufacturing the semiconductor device for inspection shown in FIGS. First, as shown in FIG. 6A, an element isolation groove 12 is formed in a predetermined pattern shape on a surface portion of a semiconductor substrate 11 by a known method, and an element isolation region 14 constituted by the element isolation groove 12 is used. The element formation region 13 is partitioned.

半導体基板11上にゲート絶縁膜(図示なし)を形成した後、ゲート絶縁膜上に導電膜41及び絶縁膜42を順次に成膜する。公知のフォトリソグラフィ技術及びエッチング技術を用いて絶縁膜42及び導電膜41をパターニングし、ワード線構造43を形成する。ワード線構造43の形成に際して、1つの素子形成領域13に3つのワード線構造43が交差し、且つ素子分離領域14に交差しないようにパターニングする。ワード線構造43を覆って全面に絶縁膜を成膜した後、エッチバックを行い、ワード線構造43の側面にサイドウォール44を形成する(図6(b))。   After forming a gate insulating film (not shown) on the semiconductor substrate 11, a conductive film 41 and an insulating film 42 are sequentially formed on the gate insulating film. The insulating film 42 and the conductive film 41 are patterned using a known photolithography technique and etching technique to form the word line structure 43. When the word line structure 43 is formed, patterning is performed so that the three word line structures 43 intersect the element formation region 13 and do not intersect the element isolation region 14. An insulating film is formed on the entire surface covering the word line structure 43, and then etched back to form sidewalls 44 on the side surfaces of the word line structure 43 (FIG. 6B).

全面に絶縁膜45を成膜した後、公知のフォトリソグラフィ技術及びエッチング技術を用い、サイドウォール44をマスクとして自己整合的に絶縁膜45を開孔し、半導体基板11を露出させるコンタクトホール17を形成する。コンタクトホール17の形成に際して、半導体基板の素子形成領域13を露出するコンタクトホール46と、素子分離領域14を露出するコンタクトホール47とが形成される(図6(c))。   After the insulating film 45 is formed on the entire surface, the insulating film 45 is opened in a self-aligning manner using the side wall 44 as a mask by using a known photolithography technique and etching technique, and the contact hole 17 exposing the semiconductor substrate 11 is formed. Form. When the contact hole 17 is formed, a contact hole 46 exposing the element formation region 13 of the semiconductor substrate and a contact hole 47 exposing the element isolation region 14 are formed (FIG. 6C).

引き続き、公知の方法を用いて、コンタクトホール17の内部を導電性材料で埋め込むことによって、コンタクトプラグ18を形成する。コンタクトホール46,47に収容されるコンタクトプラグ18が、通常のコンタクトプラグ21及び非接続コンタクトプラグ22をそれぞれ構成し、図1に示した検査用の半導体装置10を製造できる。   Subsequently, the contact plug 18 is formed by embedding the inside of the contact hole 17 with a conductive material using a known method. The contact plugs 18 accommodated in the contact holes 46 and 47 constitute the normal contact plug 21 and the non-contact contact plug 22, respectively, and the semiconductor device 10 for inspection shown in FIG. 1 can be manufactured.

検査用の半導体装置10の製造方法は、素子分離領域14のパターンを、符号35に示した距離だけずらして形成すること、及び、絶縁膜16より上側の構造を形成しないことを除いては、図3、4に示した製品用の半導体装置30の製造方法と同様である。   The method of manufacturing the semiconductor device 10 for inspection is that the pattern of the element isolation region 14 is shifted by a distance indicated by reference numeral 35 and the structure above the insulating film 16 is not formed. This is the same as the manufacturing method of the product semiconductor device 30 shown in FIGS.

本実施形態に係る半導体装置の検査方法によれば、製品用の半導体装置30におけるストレージノード接続用コンタクトプラグ24を、半導体基板の素子分離領域14で絶縁して非接続コンタクトプラグ22とし、検査用の半導体装置10を製造する。この検査用の半導体装置10で、非接続コンタクトプラグ22がショートした際に生じる電位の変化を、非接続コンタクトプラグ22から放出される二次電子量の異常で検出することによって、ストレージノード接続用コンタクトプラグ24のショートを直接的に検出できる。これによって、コンタクトプラグのショートを効率的に検出し、半導体装置製造の歩留りを大きく向上させることが出来る。   According to the method for inspecting a semiconductor device according to the present embodiment, the storage node connection contact plug 24 in the product semiconductor device 30 is insulated by the element isolation region 14 of the semiconductor substrate to form the non-connection contact plug 22. The semiconductor device 10 is manufactured. In this semiconductor device 10 for inspection, a change in potential that occurs when the non-connected contact plug 22 is short-circuited is detected based on an abnormality in the amount of secondary electrons emitted from the non-connected contact plug 22. A short of the contact plug 24 can be directly detected. As a result, it is possible to efficiently detect a short of the contact plug and greatly improve the yield of manufacturing the semiconductor device.

ところで、図7(a)、(b)に示した半導体装置で、非接続パターン65を半導体基板61の表面部分に形成された素子分離溝にコンタクトプラグを介して接続することによって、このコンタクトプラグのショートを検出することも出来る。しかし、この場合、コンタクトプラグやワード線等の構造が、製品用の半導体装置と同一にならないため、コンタクトプラグとワード線、又は、コンタクトプラグ同士のショートを正確に評価することが容易でない。また、コンタクトプラグを形成するためのマスクが、製品用の半導体装置に用いられるものと同一でないため、マスクを製造するためのコストが別途に必要となる。   By the way, in the semiconductor device shown in FIGS. 7A and 7B, the contact plug 65 is connected to the element isolation groove formed in the surface portion of the semiconductor substrate 61 via the contact plug. It is also possible to detect a short circuit. However, in this case, since the structure of the contact plug, the word line, and the like is not the same as that of the product semiconductor device, it is not easy to accurately evaluate a short between the contact plug and the word line or between the contact plugs. In addition, since the mask for forming the contact plug is not the same as that used in the product semiconductor device, an additional cost for manufacturing the mask is required.

しかし、本実施形態に係る検査用の半導体装置10は、素子分離領域14のパターンが全体的にずらして形成されていること、及び、絶縁膜16より上側の構造が形成されていないことを除いては、製品用の半導体装置30と同じ構成を備える。つまり、本検査用の半導体装置10は、ワード線15やコンタクトプラグ18、及び、それらを収容する絶縁膜16が、製品用の半導体装置30と同じ構成を有するので、製品用の半導体装置30におけるコンタクトプラグ18のショートを的確に検出できる。   However, in the semiconductor device for inspection 10 according to the present embodiment, the pattern of the element isolation region 14 is formed so as to be shifted as a whole, and the structure above the insulating film 16 is not formed. The same configuration as the semiconductor device 30 for products is provided. That is, in the semiconductor device 10 for inspection, the word line 15, the contact plug 18, and the insulating film 16 that accommodates them have the same configuration as the product semiconductor device 30. A short of the contact plug 18 can be accurately detected.

また、検査用の半導体装置10の製造に際して、製品用の半導体装置30の製造工程中で、素子分離領域14のパターンの形成の際に用いるマスクを所定距離だけずらす変更を行うだけでよいので、検査用の半導体装置10製造に要するコストを低減できる。なお、素子分離領域14のパターンの形成の際に用いるマスクに代えて、半導体基板11上に形成されるワード線15やコンタクトホール17等のパターンを形成するためのマスクを、それぞれ所定距離だけずらす変更を行うことによっても、検査用の半導体装置10を製造できる。   Further, when manufacturing the semiconductor device 10 for inspection, it is only necessary to change the mask used for forming the pattern of the element isolation region 14 by a predetermined distance during the manufacturing process of the semiconductor device 30 for products. The cost required for manufacturing the semiconductor device 10 for inspection can be reduced. Instead of the mask used when forming the pattern of the element isolation region 14, the mask for forming the pattern of the word line 15 and the contact hole 17 formed on the semiconductor substrate 11 is shifted by a predetermined distance. The semiconductor device 10 for inspection can also be manufactured by making a change.

本実施形態に係る半導体装置の検査方法では、更に、ショートした非接続コンタクトプラグ22の検出に際して、電位コントラスト画像50を参照して、他の非接続コンタクトプラグ22と輝度が異なる非接続コンタクトプラグ22を検出する方法を用いることによって、ショートした非接続コンタクトプラグ22を容易に検出できる。   In the method for inspecting a semiconductor device according to the present embodiment, when detecting the shorted non-connected contact plug 22, the non-connected contact plug 22 having a luminance different from that of the other non-connected contact plugs 22 with reference to the potential contrast image 50. By using this method, it is possible to easily detect the short-circuited unconnected contact plug 22.

なお、上記実施形態では、通常のコンタクトプラグ21のそれぞれは、素子形成領域13に導通しているため、電子線の照射後にほぼ同じ電位に保たれ、相互間のショートの検出は容易でない。しかし、例えば、上記検査用の半導体装置10とは別に、ビット線接続用コンタクトプラグ23、又は、他方のストレージノード接続用コンタクトプラグ25を素子分離領域14に位置合わせして、非接続コンタクトプラグ22とする検査用の半導体装置を製造することによって、これらコンタクトプラグ23,25のショートを検出できる。   In the above embodiment, each of the normal contact plugs 21 is electrically connected to the element forming region 13, and thus is maintained at substantially the same potential after irradiation with the electron beam, so that it is not easy to detect a short circuit between them. However, for example, the bit line connection contact plug 23 or the other storage node connection contact plug 25 is aligned with the element isolation region 14 separately from the inspection semiconductor device 10, and the non-connection contact plug 22. By manufacturing the semiconductor device for inspection, it is possible to detect a short circuit of the contact plugs 23 and 25.

また、半導体基板11表面に成膜された絶縁膜16を貫通するコンタクトプラグだけでなく、絶縁膜16上に成膜された上層の絶縁膜を貫通するコンタクトプラグのショートを検出することも出来る。この場合、例えば、上層の絶縁膜を貫通するコンタクトプラグの内の一部を、導体膜の選択エッチングで形成された配線パターンや下層のコンタクトプラグ等の導体に接続して通常のコンタクトプラグとし、他のコンタクトプラグを、下層の絶縁膜の表面等に接続して非接続コンタクトプラグとする。この場合にも、製品用の半導体装置の製造方法において、1又は複数の所定のマスクを所定量だけずらすことによって、製品用の半導体装置の製造に用いるマスクと同じマスクを用いて、検査用の半導体装置を製造できる。   In addition, it is possible to detect not only a contact plug that penetrates the insulating film 16 formed on the surface of the semiconductor substrate 11 but also a short of a contact plug that penetrates an upper insulating film formed on the insulating film 16. In this case, for example, a part of the contact plug that penetrates the upper insulating film is connected to a conductor such as a wiring pattern formed by selective etching of the conductor film or a lower contact plug to form a normal contact plug, Another contact plug is connected to the surface of the lower insulating film or the like to form a non-contact contact plug. Also in this case, in the method for manufacturing a semiconductor device for products, by shifting one or more predetermined masks by a predetermined amount, the same mask as that used for manufacturing the semiconductor device for products is used for inspection. A semiconductor device can be manufactured.

以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の検査方法、及び、検査用半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の検査方法、及び、検査用半導体装置の製造方法も本発明の範囲に含まれる。   Although the present invention has been described based on the preferred embodiment, the semiconductor device inspection method and the inspection semiconductor device manufacturing method according to the present invention are not limited to the configuration of the above embodiment. In addition, a method for inspecting a semiconductor device and a method for manufacturing a semiconductor device for inspection that have been variously modified and changed from the configuration of the above embodiment are also included in the scope of the present invention.

本発明の一実施形態に係る検査用の半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device for a test | inspection which concerns on one Embodiment of this invention. 図1の半導体装置の平面構造を示す平面図である。FIG. 2 is a plan view showing a planar structure of the semiconductor device of FIG. 1. 製品用の半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device for products. 図3の半導体装置の平面構造を示す平面図である。FIG. 4 is a plan view showing a planar structure of the semiconductor device of FIG. 3. 図1、2の半導体装置の測定によって得られた電位コントラスト画像を模式的に示す平面図である。It is a top view which shows typically the electric potential contrast image obtained by the measurement of the semiconductor device of FIG. 図6(a)〜(c)は、図1、2の半導体装置を製造する各製造段階を順次に示す断面図である。6A to 6C are cross-sectional views sequentially showing manufacturing steps for manufacturing the semiconductor device of FIGS. 図7(a)は、特許文献1に記載の検査用の半導体装置の構成を示す平面図であり、図7(b)は、図7(a)のB−B線に沿った断面を示す断面図である。FIG. 7A is a plan view showing the configuration of the semiconductor device for inspection described in Patent Document 1, and FIG. 7B shows a cross section taken along line BB in FIG. 7A. It is sectional drawing.

符号の説明Explanation of symbols

10:検査用の半導体装置
11:半導体基板
12:素子分離溝
13:素子形成領域
14:素子分離領域
15:ワード線
16:絶縁膜
17:コンタクトホール
18:コンタクトプラグ
21:(通常の)コンタクトプラグ
22:非接続コンタクトプラグ
23:ビット線接続用コンタクトプラグ
24,25:ストレージノード接続用コンタクトプラグ
31:X方向
32:Y方向
33,34:単位セル
35:素子分離領域のパターンのずれ量
41:導電膜
42:絶縁膜
43:ワード線構造
44:サイドウォール
45:絶縁膜
46,47:コンタクトホール
50:電位コントラスト画像
51:非接続コンタクトプラグに対応する部分
52,53:通常のコンタクトプラグに対応する部分
10: Semiconductor device for inspection 11: Semiconductor substrate 12: Element isolation trench 13: Element formation region 14: Element isolation region 15: Word line 16: Insulating film 17: Contact hole 18: Contact plug 21: (Normal) contact plug 22: Unconnected contact plug 23: Bit line connection contact plug 24, 25: Storage node connection contact plug 31: X direction 32: Y direction 33, 34: Unit cell 35: Pattern shift amount 41 in the element isolation region 41: Conductive film 42: Insulating film 43: Word line structure 44: Side wall 45: Insulating film 46, 47: Contact hole 50: Potential contrast image 51: Portion 52 corresponding to non-connected contact plug, 53: Corresponding to normal contact plug To do

Claims (9)

基板上に、導電性部分と絶縁性部分とを含む下地パターン、及び、該下地パターンを覆う絶縁膜を形成する工程と、
前記導電性部分に導通する複数のコンタクトプラグを形成するためのマスクパターンを用い、該マスクパターンを前記下地パターンに対して相対的に所定距離ずらすことによって、前記絶縁膜を貫通し少なくとも一部が前記絶縁性部分で絶縁される複数のコンタクトプラグを形成する工程と、
前記複数のコンタクトプラグの内で、少なくとも前記絶縁性部分で絶縁されたコンタクトプラグに電子線を照射するステップと、
前記電子線を照射したコンタクトプラグから放出される二次電子量を検出するステップと、
前記検出された二次電子量に基づいて、前記電子線が照射されたコンタクトプラグの異常を判定するステップと
を有することを特徴とする半導体装置の検査方法。
Forming a base pattern including a conductive portion and an insulating portion on the substrate, and an insulating film covering the base pattern;
A mask pattern for forming a plurality of contact plugs conducting to the conductive portion is used, and the mask pattern is shifted by a predetermined distance relative to the base pattern, so that at least a part of the mask penetrates the insulating film. Forming a plurality of contact plugs insulated by the insulating portion;
Irradiating an electron beam to a contact plug insulated by at least the insulating portion among the plurality of contact plugs;
Detecting the amount of secondary electrons emitted from the contact plug irradiated with the electron beam;
And a step of determining an abnormality of the contact plug irradiated with the electron beam based on the detected amount of secondary electrons.
前記下地パターンの導電性部分及び絶縁性部分がそれぞれ、半導体基板の素子形成領域及び素子分離領域である、請求項1に記載の半導体装置の検査方法。   The semiconductor device inspection method according to claim 1, wherein the conductive portion and the insulating portion of the base pattern are an element formation region and an element isolation region of a semiconductor substrate, respectively. 前記下地パターンの導電性部分が、導体膜の選択エッチングで形成される配線パターンである、請求項1に記載の半導体装置の検査方法。   The method for inspecting a semiconductor device according to claim 1, wherein the conductive portion of the base pattern is a wiring pattern formed by selective etching of a conductor film. 製品用半導体装置の状態を検査するための検査用半導体装置を製造する方法であって、
前記製品用半導体装置を製造するプロセス条件と同じプロセス条件を用いて、導電性部分と絶縁性部分とを含む下地パターン、及び、該下地パターンを覆う絶縁膜を形成する工程と、
前記製品用半導体装置で前記絶縁膜を貫通して前記導電性部分に導通する複数のコンタクトプラグを形成するためのマスクパターンを用い、該マスクパターンを前記下地パターンに対して相対的に所定距離ずらすことによって、前記絶縁膜を貫通し少なくとも一部が前記絶縁性部分で絶縁される複数のコンタクトプラグを形成する工程と
を備えることを特徴とする検査用半導体装置の製造方法。
A method of manufacturing an inspection semiconductor device for inspecting a state of a product semiconductor device,
Forming a base pattern including a conductive portion and an insulating portion, and an insulating film covering the base pattern using the same process conditions as those for manufacturing the product semiconductor device; and
A mask pattern for forming a plurality of contact plugs that penetrate the insulating film and conduct to the conductive portion in the semiconductor device for product is used, and the mask pattern is shifted by a predetermined distance relative to the base pattern. And a step of forming a plurality of contact plugs that penetrate the insulating film and at least a part of which is insulated by the insulating portion.
前記下地パターンの導電性部分及び絶縁性部分がそれぞれ、半導体基板の素子形成領域及び素子分離領域である、請求項4に記載の検査用半導体装置の製造方法。   The method for manufacturing a semiconductor device for inspection according to claim 4, wherein the conductive portion and the insulating portion of the base pattern are an element formation region and an element isolation region of a semiconductor substrate, respectively. 前記下地パターンの導電性部分が、導体膜の選択エッチングで形成される配線パターンである、請求項4に記載の検査用半導体装置の製造方法。   The manufacturing method of the semiconductor device for a test | inspection of Claim 4 whose electroconductive part of the said base pattern is a wiring pattern formed by the selective etching of a conductor film. 前記製品用半導体装置がDRAMである、請求項4〜6の何れか一に記載の検査用半導体装置の製造方法。   The manufacturing method of the semiconductor device for a test | inspection as described in any one of Claims 4-6 whose said semiconductor device for products is DRAM. 請求項4〜7の何れか一に記載の検査用半導体装置を用いて製品用半導体装置を評価する半導体装置の検査方法であって、
前記複数のコンタクトプラグの内で、少なくとも前記絶縁性部分上に形成されたコンタクトプラグに電子線を照射するステップと、
前記電子線を照射したコンタクトプラグから放出される二次電子量を検出するステップと、
前記検出された二次電子量に基づいて、前記電子線が照射されたコンタクトプラグの異常を判定するステップと
を有することを特徴とする半導体装置の検査方法。
A semiconductor device inspection method for evaluating a product semiconductor device using the inspection semiconductor device according to any one of claims 4 to 7,
Irradiating an electron beam to a contact plug formed on at least the insulating portion of the plurality of contact plugs;
Detecting the amount of secondary electrons emitted from the contact plug irradiated with the electron beam;
And a step of determining an abnormality of the contact plug irradiated with the electron beam based on the detected amount of secondary electrons.
前記異常判定ステップでは、前記絶縁性部分で絶縁されたコンタクトプラグが、前記導電性部分、他のコンタクトプラグ、及び、他の導電性材料の少なくとも1つに導通するか否かを判定する、請求項8に記載の半導体装置の検査方法。   In the abnormality determination step, it is determined whether or not the contact plug insulated by the insulating portion is electrically connected to at least one of the conductive portion, another contact plug, and another conductive material. Item 9. A method for inspecting a semiconductor device according to Item 8.
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