JP3786782B2

JP3786782B2 - Semiconductor device for process management and process management method

Info

Publication number: JP3786782B2
Application number: JP18078798A
Authority: JP
Inventors: 裕島田; 智生高山; 平治小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-06-26
Filing date: 1998-06-26
Publication date: 2006-06-14
Anticipated expiration: 2018-06-26
Also published as: JP2000021700A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関し、特にＤＲＡＭ等の半導体記憶装置の製造方法においてプロセス管理を行うための特性測定領域（ＴＥＧ；ＴｅｓｔＥｌｅｍｅｎｔＧｒｏｕｐ）およびプロセス管理方法に関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの高集積化に伴いメモリセルの占有面積も縮小の一途をたどっている。それに伴い、デバイスを構成するパターン間隔も極めて狭くなってきている。さらに、デバイスの立体化も進み、実製品上でのパターンの高さとパターン間の距離との比率（アスペクト比）はどんどん大きくなってきている。この結果、製品上のパターン間に電流リークを引き起こす原因となるような欠陥や異物がパターン間の底部に存在したとしても、レーザー等の光を利用した装置では欠陥や異物の検出は困難なものとなってきている。
【０００３】
図８は従来のデバイス製造工程における微小な欠陥や異物の管理工程を示すフローチャート図である。図に示すように、ウエハ投入後、ウエハが全てのウエハプロセスを終えた後のウエハテストにおける信頼性試験またはアセンブリされバーンイン後のファイナルテストにおける信頼性試験を行なう。ウエハテストおよびファイナルテストの結果により異常が検出されることがあれば原因を究明し、その対策を実施する。
【０００４】
【発明が解決しようとする課題】
従来のデバイス製造工程における微小な欠陥や異物に対するプロセス管理工程は以上のようであり、装置異常などにより微小異物が多量に発生した場合でも、被害を受けたウエハはウエハテストまたはファイナルテストの結果が出るまでウエハの異常を検出することができないために、異常発生から対策を施すまでに数か月という長時間を要するという問題点があった。
【０００５】
これを解決するものとして、該当工程の各ウエハプロセス装置ごとにベアウエハを投入し、微小な欠陥や異物の発生状況を管理する方法が考えられる。この場合、微小な欠陥や異物に対する検出感度の点では向上するが製品ウエハに即した形状的な欠陥発生の要因を必ずしも再現することができないという問題点がある。
【０００６】
また、パターン間にリーク不良を引き起こす欠陥や異物の検出方法が、例えば特開平９−４５８７５号公報に開示されている。この方法は、ウエハ上に製品チップとＴＥＧとを並べて設け、メモリセル内のストレージノード電極間と同じになるようにＴＥＧ内のストレージノード電極の間隔を配線状に形成してその間のリーク電流値を測定し、リーク不良の発生をモニタリングするというものである。
【０００７】
しかしながら、特開平９−４５８７５号公報に開示された方法では製品ウエハ上にＴＥＧを形成しており、リーク電流値を測定するためにプロセス途中でパッドにプローブ針をコンタクトさせなければならず、その後のプロセスにおいてプローブ痕による膜剥がれや異物発生などを引き起こすという問題点があった。
【０００８】
この発明は上記のような問題点を解消するために成されたもので、製品ウエハに即した形状的な欠陥発生を再現することができ、プロセス管理における異常発生を容易に検出することができ、迅速に対策を施すことができるプロセス管理用半導体装置およびプロセス管理方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明の請求項１に係るプロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理を行うために用いられるものであって、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより、前記製造プロセスの管理を行うものである。
【００１０】
この発明の請求項２に係るプロセス管理用半導体装置は、基板上にプロセス管理用半導体装置のみが設けられているものである。
【００１１】
この発明の請求項３に係るプロセス管理用半導体装置は、プロセス管理用半導体装置と半導体装置とが同一基板内に設けられているものである。
【００１２】
この発明の請求項４に係るプロセス管理方法は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理をプロセス管理用半導体装置を用いて行う方法であって、前記プロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより前記製造プロセスの管理を行うものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１のＴＥＧの構造を示す図である。図１（ａ）はストレージノード電極１を示す平面図であり、ストレージノード電極１はマトリックス状に配置されている。図１（ｂ）は図１（ａ）のＡ−Ａ´に沿った断面図であり、２はウエハ基板、３は主にＳｉＯ₂からなる絶縁膜、４はストレージノード電極１間の間隔、５はストレージノード電極１の高さであり、ストレージノード電極１の高さ５はストレージノード電極１間の間隔４以下に設定されている。
【００１４】
また、図１（ｃ）は製品ウエハ上のストレージノード電極の断面図であり、１ａは製品ウエハ上のストレージノード電極、５ａはストレージノード電極１ａの高さ、４ａはストレージノード電極１ａ間の間隔である。
図１（ｂ）と図１（ｃ）とを比較することによって分かるように、図１（ｂ）に示したＴＥＧ上ではストレージノード電極１の高さ５は図１（ｃ）に示した製品ウエハ上のストレージノード電極１ａの高さ５ａよりも低く形成され、ＴＥＧ上のストレージノード電極１間の間隔４は製品ウエハ上のストレージノード電極１ａ間の間隔４ａと同じに形成されているので、形状起因による微小欠陥や異物の発生を充分に再現することができる。
【００１５】
また、図１（ｃ）に示されている製品ウエハのストレージノード電極１ａの下地膜である絶縁膜３を図１（ｂ）に示したＴＥＧにおいても形成しており、下地膜に起因する微小欠陥や異物発生に対しても充分な再現性がある。
【００１６】
図２は図１で示したＴＥＧにおけるストレージノード電極間の間隔およびストレージノード電極の高さに対する微小欠陥や異物の検出度を表した図である。これは図１（ａ）（ｂ）に示したＴＥＧをストレージノード電極１間の間隔４とストレージノード電極１の高さ５とを１μｍ以下の範囲で変化させることによってストレージノード電極１のアスペクト比（ストレージノード電極の高さ／ストレージノード電極間の間隔）を１，２，３．５の３種類作成し、ＫＬＡ社製のＫＬＡ−２１３５を用いてストレージノード電極１間の微小欠陥や異物を外観検査によって検出したものである。
【００１７】
図２において、○印はストレージノード電極１間に微小欠陥や異物を検出した場合であり、×印はストレージノード電極１間に微小欠陥や異物を検出しなかった場合、△印はストレージノード電極１間に微小欠陥や異物を検出したが検出量が少ない場合である。図２から分かるように、ストレージノード電極１のアスペクト比が１以下であれば微小欠陥や異物を確実に検出することができる。
【００１８】
この様に、パターン間の間隔は製品ウエハと同じであるがパターン高さを製品ウエハよりも低く、パターン間の間隔以下、つまりアスペクト比を１以下に設定したＴＥＧを用いれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができる。
【００１９】
従って、リーク電流値を測定するためにプロセス途中でパッドにプローブ針をコンタクトさせなくともパターン間にリーク不良を引き起こす微小欠陥や異物の検出を行うことができ、その後のプロセスにおいてプローブ痕による膜剥がれや異物発生などを引き起こすことはない。
【００２０】
さらに、ＴＥＧのみをウエハ上に形成するので製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスにおける微小欠陥や異物の検出数の微小変動に対しても充分な管理をすることができる。
【００２１】
また、図３はこの発明のＴＥＧを用いたプロセス管理工程を示すフローチャート図である。フローチャート図に従って説明する。
まず、管理対象となる製造ラインに対して、定期的あるいはプロセス装置のメインテナンス後といった異常が現れやすい時期にウエハ投入を行う。
次に、このウエハ上にＴＥＧを形成する。このとき、ＴＥＧを形成するプロセスの直前のプロセスまで完了したウエハを事前に作成しておき、ウエハ投入後すぐにＴＥＧ形成プロセスを行うことができればより短い時間で異常を検出することができる。
【００２２】
次に、レーザなどの光を用いた外観欠陥検査装置によりＴＥＧの外観検査を行い、ＴＥＧ上のパターン間に存在している微小欠陥や異物を検査して検出数を得る。
その後、得られた微小欠陥や異物の検出数と、あらかじめプロセスに異常のないときの実績値を元に設定された規格とを比較検討してＴＥＧ形成プロセスに異常があるかどうかの判断を行う。
【００２３】
得られた微小欠陥や異物の検出数が規格値内であればプロセスに異常がなく問題はないのであるが、得られた微小欠陥や異物の検出数が規格値を越えた場合、このＴＥＧウエハの故障解析を行い、プロセス異常の原因究明を行う。
その後、異常の発見された装置等に対策を実施する。
最後に、対策実施を行った後再度ウエハを投入して再検査を行い、検出数が規格値内であることを確認する。この様にすれば異常発生から対策まで３日から５日間の短期間で行うことができる。
【００２４】
以上のようなプロセス管理工程を用いれば、従来検出が困難であったパターン間の微小欠陥や異物の検出を少ないプロセス工程で行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００２５】
実施の形態２．
上記実施の形態１ではＴＥＧのパターンとして絶縁膜３上にストレージノード電極１として短い長方形型のパターンを形成したものを示したが、このパターンに限ることなく任意の形状のパターンを形成した場合についても同様の効果を得ることができる。
【００２６】
図４はこの発明の実施の形態２のＴＥＧの構造を示す図である。図４（ａ）は平面図であり、長いライン状のパターン６を示している。図４（ｂ）は図４（ａ）のＢ−Ｂ´に沿った断面図である。図４において、パターン６間の間隔４は管理したい製品上のそれと同じであり、パターン６の高さ５はパターン６間の間隔４以下に設定している。
【００２７】
この様に、任意のパターン形状であってもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００２８】
実施の形態３．
上記実施の形態１および２ではＴＥＧパターンが平坦な物について説明を行ったが、パターン表面に粗面化処理を施したものやフィン構造にしたもの、中央部を窪ませて円筒状に形成したものについても同様の効果を得ることができる。
【００２９】
図５はこの発明の実施の形態３のＴＥＧの構造を示す図である。図５（ａ）は平面図であり、粗面化処理を施したパターン７を示している。図５（ｂ）は図５（ａ）のＣ−Ｃ´に沿った断面図である。図５において、パターン７間の間隔４は管理したい製品上のそれと同じであり、パターン７の高さ５はパターン７間の間隔４以下に設定している。
【００３０】
この様に、パターンが平坦でなく、パターン表面に粗面化処理を施したものやフィン構造にしたもの、中央部を窪ませて円筒状に形成したものについてもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００３１】
実施の形態４．
ＴＥＧ用のパターンにおいて基板と絶縁膜との間に任意の構造が形成されていても良い。
図６はこの発明の実施の形態４のＴＥＧの構造を示す図である。図６（ａ）は平面図であり、８は管理したいパターン、９は絶縁膜３内に形成されている例えば、配線層などのパターンである。図６（ｂ）は図６（ａ）のＤ−Ｄ´に沿った断面図である。図６において、パターン８間の間隔は管理したい製品上のそれと同じであり、パターン８の高さはパターン８間の間隔以下に設定している。
【００３２】
この様に、ＴＥＧ用のパターンにおいて、基板と絶縁膜との間に任意の構造が形成されていてもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００３３】
実施の形態５．
ＴＥＧ用のパターンがコンタクトホールを介して下層の配線層と接触していても良い。
図７はこの発明の実施の形態５のＴＥＧの構造を示す図である。図７（ａ）は平面図であり、１０は管理したいパターンである。図７（ｂ）は図７（ａ）のＥ−Ｅ´に沿った断面図であり、１１はコンタクトホールである。図７において、パターン１０間の間隔は管理したい製品上のそれと同じであり、パターン１０の高さはパターン１０間の間隔以下に設定している。
【００３４】
この様に、ＴＥＧ用のパターンにおいて、コンタクトホールを介して下層の配線層と接触していてもパターン間の間隔を製品ウエハのパターン間の間隔と同じに形成し、パターンの高さをパターン間の間隔以下に設定したＴＥＧを形成すれば、レーザなどの光を用いた外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができ、リーク電流値を測定するためのプローブ痕による膜剥がれや異物発生などを引き起こすことはない。さらに、製品ウエハ上にＴＥＧを作り込む場合に比べて実行面積を格段に広く形成することができ、プロセスの微小変動に対しても充分な管理をすることができる。また、少ないプロセス工程でプロセス管理を行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【００３５】
実施の形態６．
上記実施の形態１〜５ではＴＥＧを製品ウエハとは別のウエハに形成した場合について説明したが上記実施の形態１〜５のＴＥＧを製品ウエハ上に作り込んでも良い。ただし、この場合にはＴＥＧの実行面積が狭くなり、微小変動に対する管理が十分に行えないが、製品ウエハとは１対１の対応となりより製品に即した微小欠陥および異物の管理を行える。
【００３６】
【発明の効果】
以上のようにこの発明によるプロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理を行うために用いられるものであって、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより、前記製造プロセスの管理を行うので、ウエハに即した形状に起因する欠陥や異物の発生を再現することができ、外観欠陥検査装置によりパターン間の微小欠陥や異物を容易に発見することができる。
【００３７】
また、基板上にプロセス管理用半導体装置のみが設けられているので、プロセス管理用半導体装置の実行面積を格段に広く形成することができ、プロセスにおける微小欠陥や異物の検出数の微小変動に対しても充分な管理をすることができる。
【００３８】
また、プロセス管理用半導体装置と半導体装置とが同一基板内に設けられているので、ＴＥＧの実行面積が狭くなるが、製品ウエハとは１対１の対応となり、より製品に即した微小欠陥および異物の管理を行える。
【００３９】
また、この発明によるプロセス管理方法は、半導体基板上に形成された複数の凸状のパターンを有する半導体装置の製造プロセスの管理をプロセス管理用半導体装置を用いて行う方法であって、前記プロセス管理用半導体装置は、半導体基板上に形成された複数の凸状のパターンを有し、前記プロセス管理用半導体装置における凸状パターン間の間隔は、管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターン間の間隔と等しく設定され、前記プロセス管理用半導体装置における凸状パターンの高さは、前記管理対象となる前記製造プロセスによって得られる半導体装置における凸状パターンの高さより低く、且つ前記プロセス管理用半導体装置における凸状パターン間の間隔以下に設定され、前記プロセス管理用半導体装置における前記凸状パターン間の微小欠陥や異物を外観検査によって検出することにより前記製造プロセスの管理を行うので、従来検出が困難であったパターン間の微小欠陥や異物の検出を少ないプロセス工程で行うことができるので、プロセス異常を容易に短期間に検出でき、異常発生において迅速に対策を施すことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１のＴＥＧの構造を示す図である。
【図２】図１で示したＴＥＧにおけるストレージノード電極間の間隔およびストレージノード電極の高さに対する微小欠陥や異物の検出度を表した図である。
【図３】この発明のプロセス管理工程を示すフローチャート図である。
【図４】この発明の実施の形態２のＴＥＧの構造を示す図である。
【図５】この発明の実施の形態３のＴＥＧの構造を示す図である。
【図６】この発明の実施の形態４のＴＥＧの構造を示す図である。
【図７】この発明の実施の形態５のＴＥＧの構造を示す図である。
【図８】従来のデバイス製造工程における微小な欠陥や異物の管理工程を示すフローチャート図である。
【符号の説明】
１ストレージノード電極、２ウエハ基板、３絶縁膜、４間隔、
５高さ、６，７，８，１０パターン。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a characteristic measurement region (TEG; Test Element Group) and a process management method for performing process management in a method of manufacturing a semiconductor memory device such as a DRAM.
[0002]
[Prior art]
In recent years, the area occupied by memory cells has been steadily decreasing along with the high integration of semiconductor devices. Along with this, the pattern interval constituting the device has become extremely narrow. Furthermore, the three-dimensionalization of devices has progressed, and the ratio (aspect ratio) between the height of the pattern on the actual product and the distance between the patterns has been increasing. As a result, even if there is a defect or foreign matter that may cause current leakage between patterns on the product at the bottom between the patterns, it is difficult to detect the defect or foreign matter with a device that uses light such as a laser. It has become.
[0003]
FIG. 8 is a flowchart showing a micro defect and foreign matter management process in a conventional device manufacturing process. As shown in the figure, a reliability test in a wafer test after the wafer has been subjected to all wafer processes or a reliability test in a final test after being assembled and burned-in is performed after the wafer is loaded. If abnormalities are detected as a result of wafer test and final test, investigate the cause and implement countermeasures.
[0004]
[Problems to be solved by the invention]
The process management process for minute defects and foreign substances in the conventional device manufacturing process is as described above. Even if a large amount of fine foreign substances are generated due to an abnormality in the device, the damaged wafer has a wafer test or final test result. Since it is not possible to detect an abnormality of the wafer until it comes out, there is a problem that it takes a long time of several months from the occurrence of the abnormality to taking a countermeasure.
[0005]
As a solution to this problem, a method is conceivable in which a bare wafer is introduced into each wafer processing apparatus in a corresponding process, and the occurrence state of minute defects and foreign matters is managed. In this case, although the detection sensitivity for minute defects and foreign matters is improved, there is a problem in that the cause of the occurrence of a geometric defect in conformity with the product wafer cannot always be reproduced.
[0006]
Further, a method for detecting a defect or a foreign matter causing a leak failure between patterns is disclosed in, for example, Japanese Patent Laid-Open No. 9-45875. In this method, a product chip and a TEG are arranged side by side on a wafer, and the interval between the storage node electrodes in the TEG is formed in a wiring shape so as to be the same as between the storage node electrodes in the memory cell. And the occurrence of leak failure is monitored.
[0007]
However, in the method disclosed in Japanese Patent Laid-Open No. 9-45875, a TEG is formed on a product wafer, and a probe needle must be brought into contact with the pad during the process in order to measure a leakage current value. In this process, there has been a problem that the film is peeled off due to the probe marks and the generation of foreign matter.
[0008]
The present invention has been made to solve the above-described problems, and can reproduce the occurrence of a geometric defect in accordance with the product wafer, and can easily detect the occurrence of an abnormality in process management. An object of the present invention is to provide a semiconductor device for process management and a process management method that can take measures quickly.
[0009]
[Means for Solving the Problems]
A semiconductor device for process management according to claim 1 of the present invention is used for managing a manufacturing process of a semiconductor device having a plurality of convex patterns formed on a semiconductor substrate. A plurality of convex patterns formed thereon, and an interval between the convex patterns in the semiconductor device for process management is an interval between the convex patterns in the semiconductor device obtained by the manufacturing process to be managed; The height of the convex pattern in the semiconductor device for process management is set equal, and the height of the convex pattern in the semiconductor device obtained by the manufacturing process to be managed is lower than the height of the convex pattern in the semiconductor device for process management. The convex pattern in the semiconductor device for process management is set to be equal to or smaller than the interval between the pattern patterns By detecting the minute defects and foreign matters by visual inspection, and performs management of the manufacturing process.
[0010]
A process management semiconductor device according to a second aspect of the present invention is such that only the process management semiconductor device is provided on a substrate.
[0011]
According to a third aspect of the present invention, there is provided a process management semiconductor device in which the process management semiconductor device and the semiconductor device are provided on the same substrate.
[0012]
A process management method according to claim 4 of the present invention is a method for managing a manufacturing process of a semiconductor device having a plurality of convex patterns formed on a semiconductor substrate, using the semiconductor device for process management, The semiconductor device for process management has a plurality of convex patterns formed on a semiconductor substrate, and an interval between the convex patterns in the semiconductor device for process management is obtained by the manufacturing process to be managed. It is set equal to the interval between the convex patterns in the semiconductor device, and the height of the convex pattern in the semiconductor device for process management is lower than the height of the convex pattern in the semiconductor device obtained by the manufacturing process to be managed. And the process management semiconductor device is set to be equal to or smaller than the interval between the convex patterns in the process management semiconductor device. And performs management of the manufacturing process by detecting the minute defects or foreign matter between the convex pattern of physical semiconductor device by visual inspection.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a diagram showing the structure of a TEG according to Embodiment 1 of the present invention. FIG. 1A is a plan view showing the storage node electrode 1, and the storage node electrodes 1 are arranged in a matrix. 1B is a cross-sectional view taken along the line AA ′ of FIG. 1A, 2 is a wafer substrate, 3 is an insulating film mainly made of SiO ₂ , 4 is a distance between storage node electrodes 1, Reference numeral 5 denotes the height of the storage node electrode 1, and the height 5 of the storage node electrode 1 is set to 4 or less between the storage node electrodes 1.
[0014]
FIG. 1C is a cross-sectional view of the storage node electrode on the product wafer, where 1a is the storage node electrode on the product wafer, 5a is the height of the storage node electrode 1a, and 4a is the distance between the storage node electrodes 1a. It is.
As can be seen by comparing FIG. 1B and FIG. 1C, on the TEG shown in FIG. 1B, the height 5 of the storage node electrode 1 is the product shown in FIG. Since the storage node electrode 1a on the wafer is formed lower than the height 5a, and the interval 4 between the storage node electrodes 1 on the TEG is formed to be the same as the interval 4a between the storage node electrodes 1a on the product wafer. The generation of minute defects and foreign matters due to the shape can be sufficiently reproduced.
[0015]
In addition, the insulating film 3 which is the base film of the storage node electrode 1a of the product wafer shown in FIG. 1C is also formed in the TEG shown in FIG. There is sufficient reproducibility for defects and foreign matter generation.
[0016]
FIG. 2 is a diagram showing the degree of detection of minute defects and foreign matters with respect to the interval between the storage node electrodes and the height of the storage node electrode in the TEG shown in FIG. This is because the aspect ratio of the storage node electrode 1 is changed by changing the interval 4 between the storage node electrodes 1 and the height 5 of the storage node electrode 1 within the range of 1 μm or less in the TEG shown in FIGS. Create three types (1, 2, 3.5) of the height of the storage node electrode / interval between the storage node electrodes, and use KLA-2135 manufactured by KLA to remove minute defects and foreign matter between the storage node electrodes 1 This is detected by appearance inspection.
[0017]
In FIG. 2, a circle indicates a case where a microdefect or a foreign object is detected between the storage node electrodes 1, a cross indicates a case where a microdefect or a foreign object is not detected between the storage node electrodes 1, and a triangle indicates a storage node electrode This is a case where a minute defect or a foreign object is detected in 1 but the detection amount is small. As can be seen from FIG. 2, if the aspect ratio of the storage node electrode 1 is 1 or less, minute defects and foreign matters can be reliably detected.
[0018]
In this way, if a TEG having the same pattern spacing as that of the product wafer but having a pattern height lower than that of the product wafer and less than the spacing between patterns, that is, having an aspect ratio set to 1 or less, light such as a laser beam is used. By using an external appearance defect inspection apparatus using this, it is possible to easily find minute defects and foreign matters between patterns.
[0019]
Therefore, even if the probe needle is not contacted with the pad in the middle of the process to measure the leakage current value, it is possible to detect a minute defect or a foreign substance that causes a leakage defect between patterns, and the film peeling due to the probe mark in the subsequent process. It does not cause the generation of foreign matter.
[0020]
Furthermore, since only the TEG is formed on the wafer, the execution area can be formed much wider than the case where the TEG is formed on the product wafer. Can also be adequately managed.
[0021]
FIG. 3 is a flowchart showing a process management process using the TEG of the present invention. This will be described with reference to the flowchart.
First, a wafer is introduced into a production line to be managed at a time when an abnormality is likely to appear regularly or after maintenance of a process apparatus.
Next, a TEG is formed on the wafer. At this time, if a wafer that has been completed up to the process immediately before the process of forming the TEG is prepared in advance and the TEG formation process can be performed immediately after the wafer is loaded, the abnormality can be detected in a shorter time.
[0022]
Next, an appearance inspection of the TEG is performed by an appearance defect inspection apparatus using light such as a laser, and the number of detections is obtained by inspecting minute defects and foreign matters existing between patterns on the TEG.
After that, the number of detected micro defects and foreign matter is compared with the standard set based on the actual value when there is no abnormality in the process in advance to determine whether or not there is an abnormality in the TEG formation process. .
[0023]
If the number of detected microdefects and foreign matter is within the standard value, the process is normal and there is no problem. However, if the number of microdefects or foreign matter detected exceeds the standard value, this TEG wafer Failure analysis is conducted to investigate the cause of process abnormalities.
After that, take countermeasures for the devices where abnormalities are found.
Finally, after implementing countermeasures, the wafer is loaded again and reinspected to confirm that the number of detections is within the standard value. In this way, it can be performed in a short period of 3 to 5 days from occurrence of abnormality to countermeasures.
[0024]
By using the process management process as described above, it is possible to detect minute defects and foreign matter between patterns, which have been difficult to detect in the past, with a small number of process processes. Measures can be taken quickly in occurrence.
[0025]
Embodiment 2. FIG.
In the first embodiment, a TEG pattern is shown in which a short rectangular pattern is formed on the insulating film 3 as the storage node electrode 1. However, the present invention is not limited to this pattern, and a pattern having an arbitrary shape is formed. The same effect can be obtained.
[0026]
FIG. 4 is a diagram showing the structure of the TEG according to the second embodiment of the present invention. FIG. 4A is a plan view showing a long line-shaped pattern 6. FIG. 4B is a cross-sectional view taken along the line BB ′ of FIG. In FIG. 4, the interval 4 between the patterns 6 is the same as that on the product to be managed, and the height 5 of the pattern 6 is set to be equal to or less than the interval 4 between the patterns 6.
[0027]
In this way, even if the pattern shape is arbitrary, if the TEG is formed with the same interval between patterns as the interval between patterns of the product wafer and the height of the pattern set below the interval between patterns, the laser A micro defect or foreign matter between patterns can be easily found by an appearance defect inspection apparatus using light such as the above, and film peeling due to a probe mark for measuring a leakage current value or generation of foreign matter is not caused. Furthermore, the execution area can be formed much wider than when a TEG is formed on a product wafer, and sufficient management can be performed even for minute process variations. In addition, since process management can be performed with a small number of process steps, a process abnormality can be easily detected in a short period of time, and a countermeasure can be quickly taken when an abnormality occurs.
[0028]
Embodiment 3 FIG.
In the first and second embodiments described above, the flat TEG pattern has been described. However, the surface of the pattern is roughened, the fin structure is formed, or the central portion is formed in a cylindrical shape. The same effect can be obtained also for things.
[0029]
FIG. 5 is a diagram showing the structure of the TEG according to the third embodiment of the present invention. FIG. 5A is a plan view showing a pattern 7 subjected to a roughening process. FIG.5 (b) is sectional drawing along CC 'of Fig.5 (a). In FIG. 5, the interval 4 between the patterns 7 is the same as that on the product to be managed, and the height 5 of the pattern 7 is set to be equal to or less than the interval 4 between the patterns 7.
[0030]
In this way, even when the pattern is not flat and the surface of the pattern has been roughened, has a fin structure, or is formed in a cylindrical shape by recessing the central portion, the interval between the patterns of the product wafer If a TEG is formed with the same spacing as the pattern, and the pattern height is set to be less than or equal to the spacing between the patterns, it is easy to detect micro-defects and foreign matter between the patterns using a visual defect inspection system using light such as a laser. Therefore, it does not cause film peeling or foreign matter generation due to probe marks for measuring the leakage current value. Furthermore, the execution area can be formed much wider than when a TEG is formed on a product wafer, and sufficient management can be performed even for minute process variations. In addition, since process management can be performed with a small number of process steps, a process abnormality can be easily detected in a short period of time, and a countermeasure can be quickly taken when an abnormality occurs.
[0031]
Embodiment 4 FIG.
An arbitrary structure may be formed between the substrate and the insulating film in the TEG pattern.
FIG. 6 is a diagram showing the structure of the TEG according to the fourth embodiment of the present invention. FIG. 6A is a plan view, 8 is a pattern to be managed, and 9 is a pattern such as a wiring layer formed in the insulating film 3. FIG. 6B is a cross-sectional view taken along the line DD ′ of FIG. In FIG. 6, the interval between the patterns 8 is the same as that on the product to be managed, and the height of the pattern 8 is set to be equal to or less than the interval between the patterns 8.
[0032]
In this way, in the TEG pattern, even if an arbitrary structure is formed between the substrate and the insulating film, the interval between the patterns is formed to be the same as the interval between the patterns of the product wafer, and the height of the pattern is increased. By forming a TEG that is set to be equal to or less than the interval between patterns, an external defect inspection apparatus using light such as a laser can easily find minute defects and foreign matters between patterns, and measure a leakage current value. This does not cause film peeling or foreign matter generation due to the probe marks. Furthermore, the execution area can be formed much wider than when a TEG is formed on a product wafer, and sufficient management can be performed even for minute process variations. In addition, since process management can be performed with a small number of process steps, a process abnormality can be easily detected in a short period of time, and a countermeasure can be quickly taken when an abnormality occurs.
[0033]
Embodiment 5. FIG.
The TEG pattern may be in contact with the lower wiring layer through the contact hole.
FIG. 7 is a diagram showing the structure of the TEG according to the fifth embodiment of the present invention. FIG. 7A is a plan view, and 10 is a pattern to be managed. FIG. 7B is a cross-sectional view taken along line EE ′ of FIG. 7A, and 11 is a contact hole. In FIG. 7, the interval between the patterns 10 is the same as that on the product to be managed, and the height of the pattern 10 is set to be equal to or less than the interval between the patterns 10.
[0034]
In this way, in the pattern for TEG, even if it is in contact with the lower wiring layer through the contact hole, the interval between the patterns is formed to be the same as the interval between the patterns of the product wafer, and the pattern height is set between the patterns. If the TEG is set to be less than or equal to the interval, a fine defect or foreign matter between patterns can be easily found by an appearance defect inspection apparatus using light such as a laser, and a probe mark for measuring a leakage current value Does not cause film peeling or foreign matter generation. Furthermore, the execution area can be formed much wider than when a TEG is formed on a product wafer, and sufficient management can be performed even for minute process variations. In addition, since process management can be performed with a small number of process steps, a process abnormality can be easily detected in a short period of time, and a countermeasure can be quickly taken when an abnormality occurs.
[0035]
Embodiment 6 FIG.
In the first to fifth embodiments, the case where the TEG is formed on a wafer different from the product wafer has been described. However, the TEG of the first to fifth embodiments may be formed on the product wafer. However, in this case, the execution area of the TEG is narrowed, and management with respect to minute fluctuations cannot be performed sufficiently.
[0036]
【The invention's effect】
As described above, the semiconductor device for process management according to the present invention is used for managing the manufacturing process of a semiconductor device having a plurality of convex patterns formed on a semiconductor substrate. The interval between the convex patterns in the semiconductor device for process management is equal to the interval between the convex patterns in the semiconductor device obtained by the manufacturing process to be managed. The height of the convex pattern in the semiconductor device for process management set is lower than the height of the convex pattern in the semiconductor device obtained by the manufacturing process to be managed, and the convex shape in the semiconductor device for process management. The convex pattern in the semiconductor device for process management is set to be equal to or smaller than an interval between patterns. Pattern by detecting the minute defects or foreign matter between the visual inspection, since the management of the manufacturing process, it is possible to reproduce the occurrence of defects and foreign matter resulting from the shape in line with the wafer, the appearance inspection apparatus In the meantime, it is possible to easily find minute defects and foreign matters.
[0037]
In addition, since only the process management semiconductor device is provided on the substrate, the execution area of the process management semiconductor device can be formed remarkably wide. However, it can be managed sufficiently.
[0038]
In addition, since the process management semiconductor device and the semiconductor device are provided on the same substrate, the TEG execution area is reduced, but the product wafer has a one-to-one correspondence, and more minute defects and more suitable for the product. Foreign matter can be managed.
[0039]
The process management method according to the present invention is a method for managing a manufacturing process of a semiconductor device having a plurality of convex patterns formed on a semiconductor substrate by using the process management semiconductor device. The semiconductor device for use has a plurality of convex patterns formed on the semiconductor substrate, and the interval between the convex patterns in the semiconductor device for process management is a semiconductor device obtained by the manufacturing process to be managed. The height of the convex pattern in the semiconductor device for process management is lower than the height of the convex pattern in the semiconductor device obtained by the manufacturing process to be managed; and The process management is set to be equal to or less than the interval between the convex patterns in the semiconductor device for process management. Since the management of the manufacturing process by detecting the minute defects or foreign matter between the convex pattern in a semiconductor device by visual inspection, prior detected less detection of minute defects and foreign matter among which was difficult pattern process step Therefore, a process abnormality can be easily detected in a short period of time, and a countermeasure can be quickly taken when an abnormality occurs.
[Brief description of the drawings]
FIG. 1 is a diagram showing a structure of a TEG according to a first embodiment of the present invention.
FIG. 2 is a diagram showing the degree of detection of minute defects and foreign matters with respect to the distance between storage node electrodes and the height of storage node electrodes in the TEG shown in FIG.
FIG. 3 is a flowchart showing a process management process of the present invention.
FIG. 4 is a diagram showing a structure of a TEG according to a second embodiment of the present invention.
FIG. 5 is a diagram showing a structure of a TEG according to a third embodiment of the present invention.
FIG. 6 is a diagram showing a structure of a TEG according to a fourth embodiment of the present invention.
FIG. 7 is a diagram showing a structure of a TEG according to a fifth embodiment of the present invention.
FIG. 8 is a flowchart showing a micro defect and foreign matter management process in a conventional device manufacturing process.
[Explanation of symbols]
1 storage node electrode, 2 wafer substrate, 3 insulating film, 4 spacing,
5 Height, 6, 7, 8, 10 patterns.

Claims

In a semiconductor device for process management used for managing a manufacturing process of a semiconductor device having a plurality of convex patterns formed on a semiconductor substrate,
The semiconductor device for process management has a plurality of convex patterns formed on a semiconductor substrate, and an interval between the convex patterns in the semiconductor device for process management is obtained by the manufacturing process to be managed. It is set equal to the interval between the convex patterns in the semiconductor device, and the height of the convex pattern in the semiconductor device for process management is lower than the height of the convex pattern in the semiconductor device obtained by the manufacturing process to be managed. And detecting the minute defects or foreign matter between the convex patterns in the semiconductor device for process management by visual inspection, which is set to be equal to or less than the interval between the convex patterns in the semiconductor device for process management. A semiconductor device for process management characterized by performing management .

2. The process management semiconductor device according to claim 1, wherein only the process management semiconductor device is provided on the substrate.

2. The semiconductor device for process management according to claim 1, wherein the semiconductor device for process management and the semiconductor device are provided on the same substrate.

A method for managing a manufacturing process of a semiconductor device having a plurality of convex patterns formed on a semiconductor substrate using a semiconductor device for process management,
The semiconductor device for process management has a plurality of convex patterns formed on a semiconductor substrate, and an interval between the convex patterns in the semiconductor device for process management is obtained by the manufacturing process to be managed. It is set equal to the interval between the convex patterns in the semiconductor device, and the height of the convex pattern in the semiconductor device for process management is lower than the height of the convex pattern in the semiconductor device obtained by the manufacturing process to be managed. And managing the manufacturing process by detecting a minute defect or foreign matter between the convex patterns in the semiconductor device for process management by visual inspection. process using the semiconductor device for process management and performing Management method.