KR20050064773A

KR20050064773A - A method for analyzing out a bedness of a semiconductor device

Info

Publication number: KR20050064773A
Application number: KR1020030096364A
Authority: KR
Inventors: 안경준; 구본성
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-12-24
Filing date: 2003-12-24
Publication date: 2005-06-29

Abstract

본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 반도체소자의 제조 공정 중에 패턴 불량을 용이하게 검출할 수 있도록 하기 위하여, 게이트의 형성공정시 브릿지 형태의 제1테스트 패턴을 형성하고 비트라인 형성공정시 브릿지 형태의 제2테스트 패턴을 형성한 다음, 이들에 각각 접속되는 Vdd 용 패드와 Vss 용 패드를 형성하고 상기 Vdd 용 패드에 전압을 인가한 다음 상기 Vss에서 전류를 체크하여 패턴 불량을 검출할 수 있도록 함으로써 반도체소자의 제조 공정 완성후 실시할 수 있는 테스트공정을 단시간 내에 실시할 수 있도록 하여 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 기술이다. The present invention relates to a method for forming a test pattern of a semiconductor device, in order to facilitate the detection of pattern defects during the manufacturing process of a semiconductor device, forming a first test pattern in the form of a bridge and forming a bit line in the process of forming a gate. In the process, a bridge-shaped second test pattern is formed, and then a pad for Vdd and a Vss connected to each of them are formed, a voltage is applied to the pad for Vdd, and a current is checked in the Vss to detect pattern defects. It is a technology to improve the yield and productivity of the semiconductor device by enabling the test process that can be performed after the completion of the manufacturing process of the semiconductor device in a short time.

Description

A method for analyzing out a bedness of a semiconductor device

본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 특히 반도체기판 상의 여유 면적에 게이트와 비트라인의 테스트 패턴을 형성하되, 브릿지 형태로 서로 엇갈리게 형성하고 전압을 인가하여 전류의 흐름을 확인함으로써 불량을 확인할 수 있도록 하는 기술에 관한 것이다. The present invention relates to a method of forming a test pattern of a semiconductor device, and in particular, the test pattern of the gate and the bit line is formed in the spare area on the semiconductor substrate, but formed by staggering each other in the form of a bridge and applying a voltage to check the flow of current It relates to a technology that allows you to check.

반도체소자의 집적 공정에서 수율 향상을 위한 여러 가지 방법들이 동원되고 있다. Various methods for improving yield in semiconductor device integration processes are being mobilized.

상기 수율 향상 방법은 전체 공정이 끝난 후 전기적인 테스트를 통해 불량 현상을 파악하고 불량 층 ( layer ) 을 화학적 분석 기법으로 밝혀내는 과정으로 진행하였다. The yield improvement method proceeded to the process of identifying the defective phenomenon through the electrical test after the entire process and to find the defective layer (chemical analysis) method.

하여, 결함을 찾기까지의 과정과 피드백시의 가부 판정 등을 하려면 최소한 전체공정 및 전기적 테스트 공정을 2 번 정도 실시하여야 한다. Therefore, at least two whole processes and an electrical test process should be carried out in order to find a defect and to determine whether or not to feedback.

그러나, 반도체소자의 생산은 신속하고 정확한 납기가 생명이며 또는 수율이 경쟁력인 반도체 산업에서의 경쟁에서 도태될 수 있다. However, the production of semiconductor devices can be eliminated from competition in the semiconductor industry, where fast and accurate delivery is vital or yield is competitive.

또한, 불량의 양상이 매우 복잡하고 확실성이 없지만 실험을 통한 개선 여부를 알아보려고 할 때 전체 공정을 통해서만 가능하므로 시간이 너무 많이 걸리는 단점을 가지다 보니 근본 개선에는 몇 번의 전체 공정을 실시하여야 하는 문제점이 있다. In addition, the aspect of the defect is very complicated and unreliable, but it is only possible through the whole process when trying to find out whether the improvement through the experiment has a disadvantage that it takes too much time. have.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 하부 도전배선과 상부 도전배선간의 쇼트 여부를 확인할 수 있도록 제1도전배선과 제1도전배선의 전압 차이에 의한 전류 흐름을 측정하여 상기 제1,2 도전배선 불량을 측정할 수 있도록 하는 반도체소자의 테스트 패턴 형성방법을 제공하는데 그 목적이 있다. The present invention to solve the problems of the prior art, by measuring the current flow by the voltage difference between the first conductive wiring and the first conductive wiring so as to determine whether the short between the lower conductive wiring and the upper conductive wiring is the first The object of the present invention is to provide a method of forming a test pattern of a semiconductor device capable of measuring defects in conductive wirings.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은,In order to achieve the above object, a test pattern forming method of a semiconductor device according to the present invention,

게이트의 형성공정시 반도체기판의 여유면적에 브릿지 형태의 제1테스트 패턴을 형성하는 공정과, Forming a bridge-shaped first test pattern on the free area of the semiconductor substrate during the gate formation process;

전체표면상부에 층간절연막을 형성하고 콘택플러그를 형성하는 공정과,Forming an interlayer insulating film over the entire surface and forming a contact plug;

상기 콘택플러그에 접속되는 비트라인 형성공정시 상기 여유면적 상에 브릿지 형태의 제2테스트 패턴을 형성하는 공정과,Forming a bridge-shaped second test pattern on the clearance area during the bit line forming process connected to the contact plug;

전체표면상부에 층간절연막을 형성하는 공정과,Forming an interlayer insulating film over the entire surface;

상기 제1테스트 패턴에 접속되는 Vdd 용 패드와 상기 제2테스트 패턴에 접속되는 Vss 용 패드를 형성하는 공정을 포함하는 것과,Forming a pad for Vdd connected to the first test pattern and a pad for Vss connected to the second test pattern;

상기 Vdd 용 및 Vss 용 패드는 콘택 공정으로 형성된 금속 패드인 것을 특징으로 한다. The pads for Vdd and Vss may be metal pads formed by a contact process.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1 은 본 발명의 실시예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 평면도로서, 반도체소자의 셀부에 형성되는 단위 소자 제조 공정시 형성한 것이다. 1 is a plan view illustrating a test pattern forming method of a semiconductor device according to an exemplary embodiment of the present invention, which is formed during a unit device manufacturing process formed in a cell portion of a semiconductor device.

도 1을 참조하면, 반도체기판(도시안됨)에 활성영역(도시안됨)을 정의하는 소자분리막(도시안됨)을 형성한다. Referring to FIG. 1, an isolation layer (not shown) defining an active region (not shown) is formed on a semiconductor substrate (not shown).

전체표면상부에 게이트전극(도시안됨)을 패터닝하여 형성한다. It is formed by patterning a gate electrode (not shown) on the entire surface.

이때, 상기 반도체기판의 여유면적, 예를 들면 주변회로부나 스크라이브 라인에 상기 게이트전극과 같은 형태로 일측이 모두 연결되는 브릿지 형태로 제1테스트 패턴(11)을 형성한다. In this case, the first test pattern 11 is formed in a spare area of the semiconductor substrate, for example, a bridge in which one side is connected to the peripheral circuit portion or the scribe line in the same form as the gate electrode.

여기서, 상기 제1테스트 패턴(11)은 브릿지 형태로 형성되어 Vdd 전원에 연결된 것이다. Here, the first test pattern 11 is formed in a bridge shape and connected to the Vdd power source.

후속 공정으로, 콘택플러그를 형성하고 이에 접속되는 비트라인(도시안됨)을 형성한다. In a subsequent process, a contact plug is formed and a bit line (not shown) connected to it is formed.

이때, 상기 반도체기판의 여유면적, 예를 들면 주변회로부나 스크라이브 라인에 상기 비트라인과 같은 형태로 일측이 모두 연결되는 브릿지 형태로 제2테스트 패턴(13)을 형성한다. In this case, the second test pattern 13 is formed in a spare area of the semiconductor substrate, for example, a bridge in which one side is connected to the peripheral circuit portion or the scribe line in the same form as the bit line.

여기서, 상기 제2테스트 패턴(13)은 브릿지 형태로 형성되어 Vss 전원에 연결된 것이다. Here, the second test pattern 13 is formed in a bridge shape and connected to the Vss power supply.

후속 공정으로, 층간절연막을 형성하고 상기 제1테스트 패턴(11)에 접속되는 Vdd 용 패드(15)와 상기 제2테스트 패턴(13)에 접속되는 Vss 용 패드(17)를 형성하여 제조 공정을 완성한다. In a subsequent process, an interlayer insulating film is formed, and a Vdd pad 15 connected to the first test pattern 11 and a Vss pad 17 connected to the second test pattern 13 are formed. Complete

그 다음, 제품 테스트를 실시하여 게이트와 비트라인의 쇼트 여부를 단시간에 확인할 수 있어 테스트까지 걸리는 시간을 단축할 수 있어 소자의 수율 및 생산성을 향상시킬 수 있도록 한다. Product testing is then performed to quickly check gate and bit line short-circuits, reducing the time required for testing to improve device yield and productivity.

이때, 상기 테스트 공정은 상기 Vdd 에 전압을 인가하여 상기 Vss 전원에서 전류를 체크하여 전류가 체크되는 소정부분에서 쇼트가 일어났음을 알 수 있다. In this case, the test process may apply a voltage to the Vdd to check the current in the Vss power supply, it can be seen that a short occurs in a predetermined portion where the current is checked.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은, 게이트 형성공정시 브릿지 형태의 제1테스트 패턴을 형성하고 비트라인 형성 공정시 브릿지 형태의 제2테스트 패턴을 형성한 다음, 상기 제1테스트 패턴이 전압을 인가하고 상기 제2테스트 패턴에 접속되는 패드에서 전류를 체크하여 쇼트로 인한 소자의 불량을 검출할 수 있도록 함으로써 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 효과를 제공한다. As described above, in the test pattern forming method of the semiconductor device according to the present invention, the first test pattern in the form of a bridge is formed in the gate forming process and the second test pattern in the form of a bridge is formed in the bit line forming process. The first test pattern applies a voltage and checks a current at a pad connected to the second test pattern to detect defects of the device due to a short, thereby improving the yield and productivity of the semiconductor device. do.

도 1 은 본 발명의 실시예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 평면도.1 is a plan view showing a test pattern forming method of a semiconductor device according to an embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11 : 제1테스트 패턴 13 : 제2테스트 패턴11: first test pattern 13: second test pattern

15 : Vdd 용 패드 17 : Vss 용 패드15: Pad for Vdd 17: Pad for Vss

Claims

Forming a bridge-shaped first test pattern on the free area of the semiconductor substrate during the gate formation process;

Forming an interlayer insulating film over the entire surface and forming a contact plug;

Forming a bridge-shaped second test pattern on the clearance area during the bit line forming process connected to the contact plug;

Forming an interlayer insulating film over the entire surface;

And forming a pad for Vdd connected to the first test pattern and a pad for Vss connected to the second test pattern.

The method of claim 1,

And the pads for Vdd and Vss are metal pads formed by a contact process.