KR20060074179A - Nand flash memory apparatus having dummy word lines - Google Patents

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Abstract

본 발명은 더미 워드라인을 구비한 낸드 플래시 메모리 장치에 관한 것으로, 드레인 셀렉트 라인 및 워드라인 사이와 소오스 셀렉트 라인 및 워드라인 사이에 더미 워드라인을 각각 설치하고, 프로그램 동작이나 리드 동작 시에는 더미 워드라인에 패스 전압을 인가함으로써, 셀렉트 트랜지스터의 포텐셜에 따른 간섭 효과를 차단하여 셀렉트 트랜지스터와 인접한 메모리 셀의 프로그램 동작 속도가 저하되는 것을 방지할 수 있다.
The present invention relates to a NAND flash memory device having a dummy word line, wherein a dummy word line is provided between a drain select line and a word line and between a source select line and a word line, and a dummy word during a program operation or a read operation. By applying a pass voltage to the line, it is possible to block the interference effect according to the potential of the select transistor, thereby preventing the program operation speed of the memory cell adjacent to the select transistor from being lowered.

더미 메모리 셀, 셀렉트 트랜지스터, 프로그램, 간섭 효과Dummy Memory Cells, Select Transistors, Programs, Interference Effects

Description

더미 워드라인을 구비한 낸드 플래시 메모리 장치{NAND flash memory apparatus having dummy word lines} NAND flash memory apparatus having dummy word lines             

도 1은 스트링 구조를 설명하기 위한 회로도이다. 1 is a circuit diagram for explaining a string structure.

도 2는 워드라인에 따른 프로그램 속도를 나타내는 특성 그래프이다. 2 is a characteristic graph showing a program speed according to a word line.

도 3은 본 발명의 실시예에 따른 낸드 플래시 메모리 장치를 설명하기 위한 회로도이다.
3 is a circuit diagram illustrating a NAND flash memory device according to an embodiment of the present invention.

본 발명은 더미 워드라인을 구비한 낸드 플래시 메모리 장치에 관한 것으로, 특히 프로그램 동작 시 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터와 인접하는 워드라인의 프로그램 동작 속도를 향상시킬 수 있는 더미 워드라인을 구비한 낸드 플래시 메모리 장치에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a NAND flash memory device having a dummy word line, and more particularly, to a NAND flash having a dummy word line capable of improving a program operation speed of a word line adjacent to a drain select transistor and a source select transistor during a program operation. Relates to a memory device.

낸드 플래시 메모리 소자의 메모리 어레이는 스트링을 기본 단위로 하며, 다 수의 스트링을 구비한다. 스트링은 셀렉트 트랜지스터와 다수의 메모리 셀이 직렬로 접속된 구조로 이루어진다. 도면을 참조하여 보다 상세하게 설명하면 다음과 같다. The memory array of the NAND flash memory device has a string as a basic unit and includes a plurality of strings. The string has a structure in which a select transistor and a plurality of memory cells are connected in series. Referring to the drawings in more detail as follows.

도 1은 스트링 구조를 설명하기 위한 회로도이다. 1 is a circuit diagram for explaining a string structure.

도 1을 참조하면, 하나의 스트링(S1)은 비트라인(BL1)에 접속되는 드레인 셀렉트 트랜지스터(DSTa)와, 접지단자에 접속되는 소오스 셀렉트 트랜지스터(SSTa)와, 셀렉트 트랜지스터(DSTa 및 SSTa) 사이에 직렬로 접속된 다수의 메모리 셀(Ca0 내지 Ca31)을 포함한다. 여기서, 회로의 설계에 따라 셀렉트 트랜지스터(DSTa 및 SSTa) 사이에 16개, 32개 또는 64개의 메모리 셀이 직렬로 접속될 수 있으며, 32개의 메모리 셀이 직렬로 접속된 경우를 예로써 설명하기로 한다. Referring to FIG. 1, one string S1 is disposed between a drain select transistor DSTa connected to a bit line BL1, a source select transistor SSTa connected to a ground terminal, and a select transistor DSTa and SSTa. And a plurality of memory cells Ca0 to Ca31 connected in series. Here, according to the circuit design, 16, 32, or 64 memory cells may be connected in series between the select transistors DSTa and SSTa, and 32 memory cells may be connected in series. do.

한편, 드레인 셀렉트 트랜지스터(DSTa)의 게이트 라인은 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SSTa)의 게이트 라인은 소오스 셀렉트 라인(SSL)이 되며, 메모리 셀(Ca0 내지 Ca31)들의 게이트 라인은 워드라인(WL00 내지 WL31)이 된다. Meanwhile, the gate line of the drain select transistor DSTa becomes the drain select line DSL, the gate line of the source select transistor SSTa becomes the source select line SSL, and the gate line of the memory cells Ca0 to Ca31. Becomes word lines WL00 to WL31.

상기의 구조로 이루어진 낸드 플래시 메모리 소자의 프로그램 방법은 다음과 같다. A program method of a NAND flash memory device having the above structure is as follows.

제n 메모리 셀(Can)을 프로그램하는 경우, 제n 메모리 셀(Can)이 연결된 제n 워드라인(WLn)에는 높은 전위의 프로그램 전압(예를 들면, 18V)을 인가하고, 나머지 메모리 셀들의 워드라인과 드레인 셀렉트 라인(DSL)에는 나머지 메모리 셀들과 드레인 셀렉트 트랜지스터(DST)를 턴온시킬 정도의 패스 전압이 인가된다. 그리고, 제n 메모리 셀(Can)을 포함하는 스트링(S1)이 연결된 비트라인(BL1)과 소오스 셀렉트 라인(SSL)에는 OV의 전압을 인가한다. 그러면, 프로그램 전압이 인가된 제n 메모리 셀(Can)은 전자가 플로팅 게이트로 주입되면서 프로그램된다. When programming the nth memory cell Can, a high potential program voltage (for example, 18V) is applied to the nth word line WLn to which the nth memory cell Can is connected, and the words of the remaining memory cells are applied. A pass voltage is applied to the line and the drain select line DSL to turn on the remaining memory cells and the drain select transistor DST. A voltage of OV is applied to the bit line BL1 and the source select line SSL to which the string S1 including the n th memory cell Can is connected. Then, the n-th memory cell Can to which the program voltage is applied is programmed while electrons are injected into the floating gate.

한편, 제n 워드라인(WLn)에 연결된 다른 스트링의 메모리 셀(Cbn)은 프로그램되지 않도록, 다른 스트링에 연결된 비트라인(BL2)에는 프로그램 방지 전압(예를 들면, 전원전압)을 인가한다. 그러면, 프로그램 방지 전압이 메모리 셀(Cbn)의 채널 영역까지 전달되고, 프로그램 방지 전압은 프로그램 전압에 의해 유도되는 전계를 감소시켜 프로그램 동작이 이루어지지 않는다. Meanwhile, a program protection voltage (for example, a power supply voltage) is applied to the bit line BL2 connected to the other string so that the memory cell Cbn of the other string connected to the nth word line WLn is not programmed. Then, the program protection voltage is transferred to the channel region of the memory cell Cbn, and the program protection voltage reduces the electric field induced by the program voltage, thereby preventing program operation.

여기서, 메모리 셀이 셀렉트 트랜지스터(DSTa 및 SSTa) 사이의 몇 번째에 위치하느냐에 따라서 프로그램 속도가 달라진다. Here, the program speed varies depending on how many times the memory cell is located between the select transistors DSTa and SSTa.

도 2는 워드라인에 따른 프로그램 속도를 나타내는 특성 그래프이다. 2 is a characteristic graph showing a program speed according to a word line.

도 2를 참조하면, 드레인 셀렉트 라인(DSL)과 가장 인접한 워드라인(WL31)에 연결된 메모리 셀(Ca31)의 프로그램 문턱 전압과, 소오스 셀렉트 라인(SSL)과 가장 인접한 워드라인(WL00)에 연결된 메모리 셀(Ca0)의 프로그램 문턱 전압이 가장 낮은 것을 알 수 있다. 프로그램 문턱 전압이 낮다는 것은 프로그램 속도가 느리다는 것을 의미한다. 셀렉트 트랜지스터(DSTa 및 SSTa)와 가장 인접한 메모리 셀(Ca31 및 Ca0)의 프로그램 속도가 가장 느린 것은 셀렉트 트랜지스터(DSTa 및 SSTa)의 포텐셜(potential)에 따른 간섭 효과(interference effect)에 의한 것이다. Referring to FIG. 2, the program threshold voltage of the memory cell Ca31 connected to the word line WL31 closest to the drain select line DSL and the memory line connected to the word line WL00 closest to the source select line SSL are described. It can be seen that the program threshold voltage of the cell Ca0 is the lowest. Lower program threshold voltage means slower program speed. The slowest program speed of the memory cells Ca31 and Ca0 closest to the select transistors DSTa and SSTa is due to an interference effect due to the potential of the select transistors DSTa and SSTa.

이렇게 특정 메모리 셀의 문턱 전압이 낮으면 오동작이 발생할 수 있기 때문에, 프로그램 동작을 충분하게 시켜줘야 한다. 이 경우, 플래시 메모리 소자의 동 작 속도가 느려지는 문제점이 발생한다.
If the threshold voltage of a specific memory cell is low, a malfunction may occur. Therefore, a sufficient program operation should be made. In this case, there is a problem that the operation speed of the flash memory device is slow.

이에 대하여, 본 발명이 제시하는 더미 워드라인을 구비한 낸드 플래시 메모리 장치는 비트라인에 접속되는 드레인 셀렉트 트랜지스터와, 접지단자에 접속되는 소오스 셀렉트 트랜지스터와, 소오스 셀렉트 트랜지스터와 접속되는 제1 더미 워드 라인과, 드레인 셀렉트 트랜지스터와 접속되는 제2 더미 워드 라인, 및 제1 더미 워드 라인 및 제2 더미 워드라인 사이에 직렬로 접속된 다수의 메모리 셀을 포함하며, 프로그램 동작 시, 제1 및 제2 더미 워드라인을 Turn On 시키고, 리드 동작 시도 턴온되도록 패스전압을 인가하여, 프로그램 동작 시 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터에 의한 간섭 효과를 차단할 수 있다.
In contrast, a NAND flash memory device having a dummy word line according to the present invention includes a drain select transistor connected to a bit line, a source select transistor connected to a ground terminal, and a first dummy word line connected to a source select transistor. And a second dummy word line connected to the drain select transistor, and a plurality of memory cells connected in series between the first dummy word line and the second dummy word line. By turning on the word line and applying a pass voltage to turn on the read operation attempt, the interference effect of the drain select transistor and the source select transistor may be blocked during the program operation.

본 발명의 실시예에 따른 더미 워드라인을 구비한 낸드 플래시 메모리 장치는 비트라인에 접속되는 드레인 셀렉트 트랜지스터와, 접지단자에 접속되는 소오스 셀렉트 트랜지스터와, 소오스 셀렉트 트랜지스터와 접속되는 제1 더미 트렌지스터와, 드레인 셀렉트 트랜지스터와 접속되는 제2 더미 트랜지스터, 및 제1 더미 트랜지스터 및 제2 더미 트랜지스터 사이에 직렬로 접속된 다수의 메모리 셀을 포함하며, 프로그램 동작 시 제1 및 제2 더미 트랜지스터의 워드라인을 플로팅시키고 리드 동작 시 턴온되도록 패스전압을 인가하여, 프로그램 동작 시 드레인 셀렉트 트 랜지스터 및 소오스 셀렉트 트랜지스터에 의한 간섭 효과를 차단할 수 있다.
A NAND flash memory device having a dummy word line according to an exemplary embodiment of the present invention includes a drain select transistor connected to a bit line, a source select transistor connected to a ground terminal, a first dummy transistor connected to a source select transistor, A second dummy transistor connected to the drain select transistor, and a plurality of memory cells connected in series between the first dummy transistor and the second dummy transistor, and floating word lines of the first and second dummy transistors during a program operation. By applying the pass voltage to turn on during the read operation, the interference effect of the drain select transistor and the source select transistor during the program operation can be blocked.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 3은 본 발명의 실시예에 따른 낸드 플래시 메모리 장치를 설명하기 위한 회로도이다.3 is a circuit diagram illustrating a NAND flash memory device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 낸드 플래시 메모리 장치에서 하나의 스트링(S1)은 비트라인(BL1)에 접속되는 드레인 셀렉트 트랜지스터(DST)와, 접지단자에 접속되는 소오스 셀렉트 트랜지스터(SST)와, 소오스 셀렉트 트랜지스터(SST)에 접속되는 제1 더미 트랜지스터(DT1)와, 드레인 셀렉트 트랜지스터(DST)에 접속되는 제2 더미 트랜지스터(DT2)와, 제1 및 제2 더미 트랜지스터(DT1 및 DT2) 사이에 직렬로 접속된 다수의 메모리 셀(C00 내지 C31)을 포함한다. 여기서, 회로의 설계에 따라 셀렉트 트랜지스터(DST 및 SST) 사이에 16개, 32개 또는 64개의 메모리 셀이 직렬로 접속될 수 있으며, 32개의 메모리 셀이 직렬로 접속된 경우를 예로써 설명하기로 한다. Referring to FIG. 3, in a NAND flash memory device according to an embodiment of the present invention, one string S1 may include a drain select transistor DST connected to a bit line BL1, and a source select transistor connected to a ground terminal. SST, the first dummy transistor DT1 connected to the source select transistor SST, the second dummy transistor DT2 connected to the drain select transistor DST, the first and second dummy transistors DT1 and And a plurality of memory cells C00 to C31 connected in series between the DT2s. Here, according to the circuit design, 16, 32, or 64 memory cells may be connected in series between the select transistors DST and SST, and 32 memory cells are connected in series. do.

한편, 드레인 셀렉트 트랜지스터(DST)의 게이트 라인은 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)의 게이트 라인은 소오스 셀렉트 라인(SSL)이 되며, 메모리 셀(C00 내지 C31)들의 게이트 라인은 워드라인(WL00 내지 WL31)이 된다. 그리고, 제1 더미 트랜지스터(DT1)의 게이트 라인은 제1 더미 워드라인(DWL1)이 되고, 제2 더미 트랜지스터(DT2)의 게이트 라인은 제2 더미 워드라인(DWL2)이 된다. Meanwhile, the gate line of the drain select transistor DST becomes the drain select line DSL, the gate line of the source select transistor SST becomes the source select line SSL, and the gate lines of the memory cells C00 through C31. Becomes word lines WL00 to WL31. The gate line of the first dummy transistor DT1 becomes the first dummy word line DWL1, and the gate line of the second dummy transistor DT2 becomes the second dummy word line DWL2.

상기의 구조로 이루어진 스트링 구조에서, 프로그램 동작 시 프로그램될 메모리 셀이 연결된 워드라인에는 높은 전위의 프로그램 전압(예를 들면, 18V)을 인가하고, 나머지 워드라인에는 패스 전압을 인가한다. 그리고, 제1 및 제2 더미 워드라인에도 패스 전압을 인가한다.In the string structure having the above structure, a high potential program voltage (for example, 18V) is applied to a word line to which a memory cell to be programmed during a program operation is connected, and a pass voltage is applied to the remaining word lines. The pass voltage is also applied to the first and second dummy word lines.

만일, 소오스 셀렉트 라인(SSL)과 인접한 제1 워드라인(WL00)에 연결된 메모리 셀(C00)을 프로그램 하는 경우, 제1 더미 워드라인(DWL1)에 의해 제1 메모리 셀(C00)이 소오스 셀렉트 트랜지스터(SST)의 포텐셜에 의한 간섭 효과의 영향을 받지 않는다. 따라서, 프로그램 동작 속도가 저하되지 않고, 제1 메모리 셀(C0)이 정상적인 속도로 프로그램된다. When programming the memory cell C00 connected to the first word line WL00 adjacent to the source select line SSL, the first memory cell C00 is connected to the source select transistor by the first dummy word line DWL1. It is not affected by the interference effect due to the potential of (SST). Therefore, the program operation speed does not decrease, and the first memory cell C0 is programmed at a normal speed.

마찬가지로, 드레인 셀렉트 라인(DSL)과 인접한 제32 워드라인(WL31)에 연결 된 메모리 셀(C31)을 프로그램 하는 경우, 제1 더미 워드라인(DWL2)에 의해 제31 메모리 셀(C31)이 드레인 셀렉트 트랜지스터(DST)의 포텐셜에 의한 간섭 효과의 영향을 받지 않는다. 따라서, 프로그램 동작 속도가 저하되지 않고, 제32 메모리 셀(C31)이 정상적인 속도로 프로그램된다. Similarly, when programming the memory cell C31 connected to the thirty-second word line WL31 adjacent to the drain select line DSL, the thirty-first memory cell C31 is drain selected by the first dummy word line DWL2. The interference effect due to the potential of the transistor DST is not affected. Therefore, the program operation speed does not decrease, and the 32nd memory cell C31 is programmed at a normal speed.

이렇게, 메모리 셀이 셀렉트 트랜지스터(DST 및 SST) 사이의 몇 번째에 위치하느냐에 상관없이 균일한 프로그램 속도를 얻을 수 있어, 균일한 프로그램 문턱 전압 분포를 얻을 수 있다.
In this way, a uniform program speed can be obtained regardless of the number of times the memory cell is located between the select transistors DST and SST, and a uniform program threshold voltage distribution can be obtained.

상술한 바와 같이, 본 발명은 드레인 셀렉트 라인 및 워드라인 사이와 소오스 셀렉트 라인 및 워드라인 사이에 더미 워드라인을 각각 설치하고, 프로그램 동작이나 리드 동작 시에는 더미 워드라인에 리드 전압을 인가함으로써, 셀렉트 트랜지스터의 포텐셜에 따른 간섭 효과를 차단하여 셀렉트 트랜지스터와 인접한 메모리 셀의 프로그램 동작 속도가 저하되는 것을 방지할 수 있다. As described above, in the present invention, the dummy word line is provided between the drain select line and the word line, and between the source select line and the word line, and the select voltage is applied to the dummy word line during the program operation or the read operation. The interference effect according to the potential of the transistor can be blocked to prevent the program operation speed of the memory cell adjacent to the select transistor from being lowered.

Claims (1)

비트라인에 접속되는 드레인 셀렉트 트랜지스터;A drain select transistor connected to the bit line; 접지단자에 접속되는 소오스 셀렉트 트랜지스터;A source select transistor connected to the ground terminal; 상기 소오스 셀렉트 트랜지스터와 접속되는 제1 더미 트렌지스터;A first dummy transistor connected to the source select transistor; 상기 드레인 셀렉트 트랜지스터와 접속되는 제2 더미 트랜지스터; 및 A second dummy transistor connected to the drain select transistor; And 상기 제1 더미 트랜지스터 및 상기 제2 더미 트랜지스터 사이에 직렬로 접속된 다수의 메모리 셀을 포함하며, A plurality of memory cells connected in series between the first dummy transistor and the second dummy transistor, 프로그램 동작이나 리드 동작 시 턴온되도록 패스전압을 인가하여, 상기 프로그램 동작 시 상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터에 의한 간섭 효과를 차단하는 낸드 플래시 메모리 장치.And applying a pass voltage to be turned on during a program operation or a read operation to block interference effects caused by the drain select transistor and the source select transistor during the program operation.
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