KR101075077B1 - NAND flash memory device having oxide semiconductor channel - Google Patents

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Abstract

본 발명은 집적도를 증가시키기 위해 수직 방향으로 적층 가능한 낸드 플래시 메모리 소자에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 소자는 기판과, 기판 상에 형성된 산화물 반도체 채널과, 산화물 반도체 채널 상에 순차적으로 적층되어 형성된 터널링 절연막, 플로팅 게이트, 블로킹 절연막 및 콘트롤 게이트과, 산화물 반도체 채널의 양측에 형성되어 있는 소스와 드레인을 구비한다. The present invention relates to a NAND flash memory device that can be stacked in a vertical direction to increase the degree of integration. The NAND flash memory device according to the present invention is formed on both sides of a substrate, an oxide semiconductor channel formed on the substrate, a tunneling insulating film, a floating gate, a blocking insulating film and a control gate formed by being sequentially stacked on the oxide semiconductor channel, and an oxide semiconductor channel. It has a source and a drain.

Description

산화물 반도체 채널을 갖는 낸드 플래시 메모리 소자{NAND flash memory device having oxide semiconductor channel}NAND flash memory device having an oxide semiconductor channel

본 발명은 낸드 플래시 메모리 소자에 관한 것으로, 보다 상세하게는 수직 방향으로 적층 가능한 낸드 플래시 메모리 소자에 관한 것이다.The present invention relates to a NAND flash memory device, and more particularly, to a NAND flash memory device that can be stacked in a vertical direction.

플래시 메모리 소자는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.The flash memory device is called a nonvolatile memory because the memory information does not disappear even when the power is turned off. In this regard, the flash memory device is different from a DRAM (Dynamic RAM) and a Static RAM (SRAM).

플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 노어(NOR)형 구조와, 직렬로 배치된 낸드(NAND)형 구조로 나눌 수 있다. 병렬 구조인 노어 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 낸드 플래시 메모리 소자는 셀 사이즈가 DRAM 또는 노어형 플래시에 비하여 작아 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점이 있다.Flash memory devices can be divided into NOR-type structures in which cells are disposed in parallel between bit lines and ground, and NAND-type structures arranged in series, according to a cell array scheme. NOR flash memory devices, which are parallel structures, are widely used for mobile phone booting because they allow high-speed random access when performing read operations. NAND flash memory devices, which are serial structures, have smaller cell sizes than DRAM or NOR flash, and usually store data. It is advantageous in that it is suitable for use and advantageous in miniaturization.

낸드 플래시 메모리 소자 중 플로팅 게이트 플래시 메모리 소자는 통상 그 주위가 절연체로 둘러싸인 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.Among NAND flash memory devices, floating gate flash memory devices typically include a floating gate formed of polycrystalline silicon surrounded by an insulator, and the channel hot carrier injection or FN tunneling (Fowler-Nordheim Tunneling) on the floating gate. Charges are injected or released, thereby storing and erasing data.

이러한 낸드 플래시 메모리 소자는 현존하는 반도체 소자 중에서 가장 높은 집적도를 가지면서, 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 이들 사이에 배치되는 복수개의 셀 트랜지스터들을 구비한다. 이러한 낸드 플래시 메모리 소자의 구조에 따르면, 상기 두 선택 트랜지스터들 사이에 배치되는 셀 트랜지스터들의 수가 증가할수록, 전체 셀 어레이 영역에서 차지하는 상기 선택 트랜지스터들의 면적은 줄어든다. 이에 따라, 선택 트랜지스터들의 점유 면적이 감소할수록, 상기 낸드 플래시 메모리의 집적도는 증가한다.The NAND flash memory device has a highest integration degree among existing semiconductor devices, and includes a string select transistor, a ground select transistor, and a plurality of cell transistors disposed therebetween. According to the structure of the NAND flash memory device, as the number of cell transistors disposed between the two selection transistors increases, the area of the selection transistors occupying the entire cell array area decreases. Accordingly, as the area occupied by the select transistors decreases, the density of the NAND flash memory increases.

그러나 직렬로 연결되는 셀 트랜지스터들의 개수가 증가할 경우, 읽기 동작에서 저항이 증가하여 셀에서의 읽기 전류가 센싱 회로에서 감지할 수 있는 전류의 최소 크기보다 작아지는 문제가 발생한다. 이 경우, 정상적인 읽기 동작이 수행될 수 없기 때문에, 현재 대부분의 낸드 플래시 메모리 소자에서 상기 선택 트랜지스터들 사이에 배치되는 셀 트랜지스터의 수는 32개로 제한되고 있다. 결과적으로, 감지가능한 최소 전류의 한계는 낸드 플래시 메모리 소자에서 상기 선택 트랜지스터들이 점유하는 면적을 줄일 수 없게 만드는 원인이 되어, 집적도를 증가시키는 것에 한계가 되고 있다.However, when the number of cell transistors connected in series increases, a resistance increases in a read operation, which causes a problem that the read current in the cell is smaller than the minimum amount of current detectable by the sensing circuit. In this case, since a normal read operation cannot be performed, the number of cell transistors disposed between the select transistors is currently limited to 32 in most NAND flash memory devices. As a result, the limit of the minimum detectable current causes the area occupied by the select transistors in the NAND flash memory device to be reduced, thereby limiting the increase in the degree of integration.

본 발명이 해결하고자 하는 기술적 과제는 집적도를 증가시키기 위해, 수직 방향으로 적층 가능한 낸드 플래시 메모리 소자를 제공하는 데에 있다.The technical problem to be solved by the present invention is to provide a NAND flash memory device that can be stacked in the vertical direction in order to increase the degree of integration.

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 낸드 플래시 메모리 소자는 기판; 상기 기판 상에 형성된 산화물 반도체 채널; 상기 산화물 반도체 채널 상에 순차적으로 적층되어 형성된 터널링 절연막, 플로팅 게이트, 블로킹 절연막 및 콘트롤 게이트; 및 상기 산화물 반도체 채널의 양측에 형성되어 있는 소스와 드레인;을 구비한다. In order to solve the above technical problem, a NAND flash memory device according to the present invention comprises a substrate; An oxide semiconductor channel formed on the substrate; A tunneling insulating layer, a floating gate, a blocking insulating layer, and a control gate which are sequentially stacked on the oxide semiconductor channel; And a source and a drain formed on both sides of the oxide semiconductor channel.

그리고 상기 소스와 드레인은 상기 산화물 반도체 채널과 동일한 물질로 이루어질 수 있으며, 상기 기판은 절연 물질로 이루어질 수 있다.The source and drain may be made of the same material as the oxide semiconductor channel, and the substrate may be made of an insulating material.

그리고 수직 방향으로 적층시키기 위해 상기 산화물 반도체 채널, 소스, 드레인, 터널링 절연막, 플로팅 게이트, 블로킹 절연막 및 콘트롤 게이트를 포함하여 이루어진 메모리부와 상기 메모리부가 덮이도록 상기 기판 상에 형성된 절연층이 교번적으로 적층되어 있을 수 있다.And a memory part including the oxide semiconductor channel, a source, a drain, a tunneling insulating film, a floating gate, a blocking insulating film, and a control gate and an insulating layer formed on the substrate so as to cover the memory part are alternately stacked in a vertical direction. It may be stacked.

본 발명에 따른 낸드 플래시 메모리 소자는 채널, 소스 및 드레인을 단결정 실리콘 기판에 형성시키지 않고, 기판 상에 형성된 별도의 산화물 반도체를 통해 채널, 소스 및 드레인을 형성시키므로, 메모리부 상에 절연층을 덮은 후, 다시 메 모리부를 형성시키는 방식으로 수직 방향의 적층이 가능하게 된다.The NAND flash memory device according to the present invention forms a channel, a source, and a drain through a separate oxide semiconductor formed on the substrate without forming the channel, the source, and the drain on the single crystal silicon substrate, and thus covers the insulating layer on the memory portion. After that, the stacking in the vertical direction is possible by forming the memory part again.

이하에서 첨부된 도면들을 참조하여 본 발명에 따른 산화물 반도체 채널을 갖는 낸드 플래시 메모리 소자의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, exemplary embodiments of a NAND flash memory device having an oxide semiconductor channel according to the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you.

도 1은 본 발명에 따른 낸드 플래시 메모리 소자에 대한 바람직한 일 예의 개략적인 구조를 나타내는 단면도이다.1 is a cross-sectional view illustrating a schematic structure of a preferred example of a NAND flash memory device according to the present invention.

도 1을 참조하면, 본 발명에 따른 낸드 플래시 메모리 소자(100)는 기판(110), 산화물 반도체 채널(120), 소스/드레인(130), 터널링 절연막(150), 플로팅 게이트(160), 블로킹 절연막(170) 및 콘트롤 게이트(180)를 구비한다.Referring to FIG. 1, the NAND flash memory device 100 according to the present invention may include a substrate 110, an oxide semiconductor channel 120, a source / drain 130, a tunneling insulating layer 150, a floating gate 160, and blocking. An insulating film 170 and a control gate 180 are provided.

기판(110)은 유리와 같은 절연 물질로 이루어질 수 있다. 본 실시예의 경우, 기판(110)은 단결정 실리콘 기판을 이용하는 종래의 낸드 플래시 메모리 소자와는 달리, 값싼 유리 기판을 이용할 수 있다. 기존의 단결정 실리콘 기판을 이용하는 경우는 기판과 산화물 반도체 사이의 전기적 절연을 위하여, 기판과 산화물 반도체 사이에 절연층을 형성시킨다.The substrate 110 may be made of an insulating material such as glass. In the present embodiment, the substrate 110 may use a cheap glass substrate, unlike a conventional NAND flash memory device using a single crystal silicon substrate. In the case of using an existing single crystal silicon substrate, an insulating layer is formed between the substrate and the oxide semiconductor for electrical insulation between the substrate and the oxide semiconductor.

산화물 반도체 채널(120)은 기판(110) 상에 형성되며, 산화물 반도체로 이루어진다. 산화물 반도체 채널(120)은 예컨대, ZnO 계열의 물질로서 구체적으로 GIZO(Ga-In-Zn-O)로 형성될 수 있다. GIZO는 a(In2O3)·b(Ga2O3)·c(ZnO)의 형태로 형성될 수 있다.The oxide semiconductor channel 120 is formed on the substrate 110 and is made of an oxide semiconductor. The oxide semiconductor channel 120 may be formed of, for example, GaZ-O-Zn-O (GIZO) as a ZnO-based material. GIZO may be formed in the form of a (In 2 O 3 ) · b (Ga 2 O 3 ) · c (ZnO).

소스/드레인(130)은 산화물 반도체 채널(120)의 양측에 형성되며, 산화물 반도체 채널(120)과 동일한 물질로 형성될 수 있다. 즉, 소스/드레인(130)은 산화물 반도체 채널(120)과 일체로 형성될 수 있다. 결과적으로 기판(110) 상에 GIZO와 같은 산화물 반도체를 형성하여, 후술할 터널링 절연막(150), 플로팅 게이트(160), 블로킹 절연막(170) 및 콘트롤 게이트(180)의 하부 영역이 채널(120)이 되고, 채널(120)의 사이가 소스/드레인(130)이 된다. The source / drain 130 may be formed at both sides of the oxide semiconductor channel 120, and may be formed of the same material as the oxide semiconductor channel 120. That is, the source / drain 130 may be integrally formed with the oxide semiconductor channel 120. As a result, an oxide semiconductor such as GIZO is formed on the substrate 110, and thus the lower regions of the tunneling insulating layer 150, the floating gate 160, the blocking insulating layer 170, and the control gate 180 are described later. The source / drain 130 is formed between the channels 120.

그리고 산화물 반도체 채널(120) 상에는 터널링 절연막(150), 플로팅 게이트(160), 블로킹 절연막(170) 및 콘트롤 게이트(180)가 순차적으로 적층되어 형성된다. The tunneling insulating layer 150, the floating gate 160, the blocking insulating layer 170, and the control gate 180 are sequentially stacked on the oxide semiconductor channel 120.

터널링 절연막(150)은 산화 실리콘(SiO2)과 같은 절연 물질로 형성되며, 전하가 터널링될 수 있는 두께로 형성된다. 플로팅 게이트(160)는 폴리 실리콘(poly-Si)과 같은 전도성 물질로 형성될 수 있으며, 터널링에 의해 전하가 충전 또는 방전되는 층이다. 낸드 플래시 메모리 소자(100)를 프로그램 동작은 플로팅 게이트(160)에 터널링에 의해 전자를 충전시키는 동작이고, 낸드 플래시 메모리 소자(100)를 소거 동작은 플로팅 게이트(160)에 충전되어 있는 전자를 방전시키는 동작이다. 블로킹 절연막(170)은 산화 실리콘(SiO2)과 같은 절연 물질로 형성되며, 플로팅 게이트(160)에 충전되어 있는 전자가 콘트롤 게이트(180)로 누설되지 않고 콘 트롤 게이트(180)로부터 플로팅 게이트(160)로 전자가 주입되는 것이 억제되도록 하는 역할을 한다. 콘트롤 게이트(180)는 폴리 실리콘(poly-Si)과 같은 전도성 물질로 형성될 수 있으며, 워드라인과 연결되어 워드 라인을 통해 입력된 전위를 통해 낸드 플래시 메모리 소자(100)의 프로그램, 소거 및 읽기 동작을 수행할 수 있게 한다.The tunneling insulating layer 150 is formed of an insulating material such as silicon oxide (SiO 2 ), and is formed to a thickness through which charge can be tunneled. The floating gate 160 may be formed of a conductive material such as poly-Si and is a layer in which charge is charged or discharged by tunneling. The program operation of the NAND flash memory device 100 is to charge electrons by tunneling the floating gate 160, and the erase operation of the NAND flash memory device 100 discharges electrons charged to the floating gate 160. This is the operation. The blocking insulating layer 170 is formed of an insulating material such as silicon oxide (SiO 2 ), and electrons charged in the floating gate 160 do not leak to the control gate 180, but the floating gate (not shown) from the control gate 180. 160 to suppress the injection of electrons. The control gate 180 may be formed of a conductive material such as poly-Si, and may be programmed, erased, and read from the NAND flash memory device 100 through a potential input through the word line in connection with the word line. Allows you to perform an action.

이하에서는 도 1에 도시된 낸드 플래시 메모리 소자(100)의 프로그램, 소거 및 읽기 동작에 대해 살펴본다.Hereinafter, program, erase, and read operations of the NAND flash memory device 100 shown in FIG. 1 will be described.

도 2는 본 발명에 따른 낸드 플래시 메모리 소자의 프로그램 동작을 설명하기 위한 개념도이다.2 is a conceptual diagram illustrating a program operation of a NAND flash memory device according to the present invention.

도 2를 참조하면, 본 발명에 따른 낸드 플래시 메모리 소자(100)의 선택된 셀(210)을 프로그램하기 위해, 우선, 선택된 비트라인(Sel BL)에는 접지전압을 인가하고, 선택되지 않은 비트라인(Unsel BL)에는 전원전압(Vcc)을 인가한다. 그리고 드레인 선택 라인(DSL)에 전원전압을 인가하고, 소스 선택 라인(SSL)에 접지전원을 인가하고, 워드라인(WL)에 접지전압을 인가하여 로컬 스트링 선택 트랜지스터를 턴-온(turn-on)시킨다. 그 결과, 선택되지 않은 비트라인(Unsel BL)과 연결되어 있는 셀 스트링의 채널 영역은 선택되지 않은 비트라인(Unsel BL)에 가해진 전원전압을 통해 Vcc - Vth 까지의 전압으로 프리차지되고, 선택된 비트라인(Sel BL)과 연결되어 있는 셀 스트링의 채널 영역은 선택된 비트라인(Sel BL)에 가해진 접지전압에 따라 0V 전위를 유지한다. 그리고 선택된 워드라인(Sel WL)에는 18V 정도의 프로그램 전압을 인가하고, 선택되지 않은 워드라인(Unsel WL)에는 10V 정도의 바이패스 전압을 인가한다. 이로써, 선택된 워드라인(Sel WL)에 접속된 선택된 셀(210)은 채널과 게이트간의 전압차가 커 프로그램이 수행되고, 선택되지 않은 워드라인(Unsel WL)에 접속된 셀은 채널과 게이트 간의 전위차가 크지 않아 프로그램이 수행되지 않는다.Referring to FIG. 2, in order to program the selected cell 210 of the NAND flash memory device 100 according to the present invention, first, a ground voltage is applied to the selected bit line SEL BL, and the unselected bit line ( The power supply voltage Vcc is applied to the Unsel BL. The local string select transistor is turned on by applying a power supply voltage to the drain select line DSL, a ground power supply to the source select line SSL, and a ground voltage to the word line WL. ) As a result, the channel region of the cell string connected to the unselected bit line Unsel BL is precharged to a voltage from Vcc to Vth through the power supply voltage applied to the unselected bit line Unsel BL, and the selected bit The channel region of the cell string connected to the line Sel BL maintains a 0 V potential according to the ground voltage applied to the selected bit line Sel BL. A program voltage of about 18V is applied to the selected word line Sel WL, and a bypass voltage of about 10V is applied to an unselected word line Unsel WL. As a result, the selected cell 210 connected to the selected word line Sel WL has a large voltage difference between the channel and the gate, so that a program is performed. The cell connected to the unselected word line Unsel WL has a potential difference between the channel and the gate. It's not big so the program doesn't run.

도 3은 본 발명에 따른 낸드 플래시 메모리 소자의 소거 동작을 설명하기 위한 개념도이다. 소거 동작은 블록 단위로 이루어지므로, 도 3에는 소거 블록에 인가되는 전압의 예를 나타내었다.3 is a conceptual diagram illustrating an erase operation of a NAND flash memory device according to the present invention. Since the erase operation is performed in units of blocks, an example of a voltage applied to the erase block is illustrated in FIG. 3.

도 3을 참조하면, 소거 블록의 비트라인(BL)에는 접지전압을 인가하고, 소거 블록의 워드라인(WL)에는 -18V 정도의 소거 전압을 인가하면, 플로팅 게이트(160)에 충전되어 있던 전자가 도 3의 화살표로 나타낸 것과 같이 산화물 반도체 채널(120)로 터널링을 통해 방전되어 소거가 수행된다.Referring to FIG. 3, when a ground voltage is applied to the bit line BL of the erase block and an erase voltage of about −18 V is applied to the word line WL of the erase block, the electrons charged in the floating gate 160 are charged. Is discharged through tunneling to the oxide semiconductor channel 120 as indicated by the arrow of FIG.

도 4는 본 발명에 따른 낸드 플래시 메모리 소자의 읽기 동작을 설명하기 위한 개념도이다.4 is a conceptual diagram illustrating a read operation of a NAND flash memory device according to the present invention.

도 4를 참조하면, 본 발명에 따른 낸드 플래시 메모리 소자(100)의 선택된 셀(410)이 프로그램된 상태인지 소거된 상태인지 판별하기 위해서는 우선, 선택된 비트라인(Sel BL)에 1V 정도의 전압을 인가하여 선택된 셀(410)과 연결된 셀 스트링을 프리차지(precharge)시키고 선택되지 않은 비트라인(Unsel BL)에는 접지전압을 인가한다. 그리고 드레인 선택 라인(DSL)과 소스 선택 라인(SSL)에 전원전압(Vcc)를 인가하여 드레인 선택 트랜지스터와 소스 선택 트랜지스터를 턴-온시켜 선택된 셀(410)과 연결된 셀 스트링에 전기적 통로가 형성되도록 한다. 그리고 선 택되지 않은 셀은 상태와 무관하게 턴-온되어 셀 스트링에 전류가 흐를 수 있도록 하기 위하여 선택되지 않은 워드라인(Unsel WL)에는 3.5V 정도의 패스 전압을 인가한다. 이 패스 전압을 크게 할수록 셀 스트링에 흐르는 전류의 양이 커지므로 센싱하는 점에서는 유리하지만, 일정 크기 이상으로 커지면 읽기 과정에서 선택되지 않은 셀이 원치 않게 프로그램되는 읽기 디스터브(read disturb)가 발생할 수 있으므로 적절한 크기의 패스 전압을 선택하여야 한다. 그리고 선택된 워드라인(Sel WL)에는 선택되지 않은 워드라인(Unsel WL)에 이가되는 전압보다 낮은 전압, 예컨대 접지전압을 인가한다.Referring to FIG. 4, in order to determine whether the selected cell 410 of the NAND flash memory device 100 is programmed or erased, a voltage of about 1 V is applied to the selected bit line SEL BL. The cell string connected to the selected cell 410 is precharged and a ground voltage is applied to the unselected bit line Unsel BL. The power supply voltage Vcc is applied to the drain select line DSL and the source select line SSL to turn on the drain select transistor and the source select transistor so that an electrical passage is formed in the cell string connected to the selected cell 410. do. The unselected cell is turned on irrespective of the state to apply a pass voltage of about 3.5V to the unselected word line Unsel WL in order to allow current to flow in the cell string. Increasing this pass voltage increases the amount of current flowing through the cell string, which is advantageous in sensing. However, if the pass voltage is larger than a certain amount, a read disturb may occur in which an unselected cell is undesirably programmed during a read process. The pass voltage of the appropriate magnitude should be selected. The selected word line Sel WL is applied with a voltage lower than a voltage equal to the unselected word line Unsel WL, for example, a ground voltage.

이와 같이 전압을 인가하면, 선택된 셀(410)을 제외하고는, 선택된 셀(410)과 연결된 셀 스트링을 이루는 나머지 모든 셀들은 턴-온된 상태이므로, 선택된 셀(410)의 상태에 따라 선택된 셀(410)과 연결된 셀 스트링 전체에 전류가 흐르거나 전류가 흐르지 않게 된다. 선택된 셀(410)이 소거된 상태인 경우에는 선택된 셀(410)이 턴-온되므로 선택된 셀(410)과 연결된 셀 스트링 전체에 전류가 흐르게 된다. 반면에, 선택된 셀(410)이 프로그램된 상태인 경우에는 선택된 셀(410)이 턴-오프되므로 선택된 셀(410)과 연결된 셀 스트링에 전류가 흐르지 않게 된다. 이를 통해, 선택된 셀(410)이 소거된 상태인지 프로그램된 상태인지를 판별할 수 있다.When the voltage is applied in this manner, except for the selected cell 410, all the remaining cells forming the cell string connected to the selected cell 410 are turned on, and thus, the selected cell according to the state of the selected cell 410 ( Current or no current flows through the entire cell string connected to 410. When the selected cell 410 is in the erased state, since the selected cell 410 is turned on, current flows through the entire cell string connected to the selected cell 410. On the other hand, when the selected cell 410 is programmed, the selected cell 410 is turned off so that no current flows in the cell string connected to the selected cell 410. In this way, it may be determined whether the selected cell 410 is in an erased state or a programmed state.

도 5는 수직 방향으로 적층되어 있는 구조를 갖는 본 발명에 따른 낸드 플래시 메모리 소자에 대한 바람직한 일 예의 개략적인 구조를 나타내는 단면도이다.5 is a cross-sectional view illustrating a schematic structure of a preferred example of a NAND flash memory device according to the present invention having a structure stacked in a vertical direction.

도 5를 참조하면, 본 발명에 따른 낸드 플래시 메모리 소자(500)는 기판(510), 제1 메모리부, 절연층(590) 및 제2 메모리부로 구분된다.Referring to FIG. 5, the NAND flash memory device 500 according to the present invention is divided into a substrate 510, a first memory part, an insulating layer 590, and a second memory part.

기판(510)은 유리와 같은 절연 물질로 이루어질 수 있다. 본 실시예의 경우, 기판(510)은 단결정 실리콘 기판을 이용하는 종래의 낸드 플래시 메모리 소자와는 달리, 값싼 유리 기판을 이용할 수 있다.The substrate 510 may be made of an insulating material such as glass. In the present embodiment, the substrate 510 may use a cheap glass substrate, unlike a conventional NAND flash memory device using a single crystal silicon substrate.

제1 메모리부는 기판(510) 상에 형성되며, 제1 산화물 반도체 채널(520a), 제1 소스/드레인(530a), 제1 터널링 절연막(550a), 제1 플로팅 게이트(560a), 제1 블로킹 절연막(570a) 및 제1 콘트롤 게이트(580a)를 구비한다. 그리고 제2 메모리부는 절연층(590) 상에 형성되며, 제2 산화물 반도체 채널(520b), 제2 소스/드레인(530b), 제2 터널링 절연막(550b), 제2 플로팅 게이트(560b), 제2 블로킹 절연막(570b) 및 제2 콘트롤 게이트(580b)를 구비한다. The first memory unit is formed on the substrate 510 and includes a first oxide semiconductor channel 520a, a first source / drain 530a, a first tunneling insulating layer 550a, a first floating gate 560a, and a first blocking block. An insulating film 570a and a first control gate 580a are provided. The second memory unit is formed on the insulating layer 590, and includes a second oxide semiconductor channel 520b, a second source / drain 530b, a second tunneling insulating layer 550b, a second floating gate 560b, and a second memory semiconductor channel 520b. And a second blocking insulating film 570b and a second control gate 580b.

제1 메모리부와 제2 메모리부는 각각 도 1에 도시되어 있는 낸드 플래시 메모리 소자(100)에 대응된다. 즉, 도 1에 도시되어 있는 낸드 플래시 메모리 소자(100)와 그 명칭이 동일한 제1 메모리부와 제2 메모리부의 구성요소는 도 1에 도시되어 있는 낸드 플래시 메모리 소자(100)의 구성요소에 대응된다. The first memory unit and the second memory unit respectively correspond to the NAND flash memory device 100 shown in FIG. 1. That is, components of the first and second memory units having the same names as those of the NAND flash memory device 100 illustrated in FIG. 1 correspond to the components of the NAND flash memory device 100 illustrated in FIG. 1. do.

본 발명에 따른 낸드 플래시 메모리 소자는 채널, 소스 및 드레인이 실리콘 기판을 도핑하거나 이온 주입하여 형성하는 것이 아니고, 기판 상에 별도의 산화물 반도체 물질을 형성하여 이를 채널, 소스 및 드레인으로 이용하게 되므로, 도 5에 나타낸 바와 같이, 제1 메모리부가 덮이도록 기판 상에 형성된 절연층(500)을 형성한 후, 제2 메모리부를 적층할 수 있다. 따라서 본 발명에 따른 낸드 플래시 메모리 소자는 수직 방향으로 적층하는 것이 가능하게 되고, 이에 따라 집적도를 현저히 증가시킬 수 있게 된다.In the NAND flash memory device according to the present invention, a channel, a source, and a drain are not formed by doping or ion implanting a silicon substrate, but forming a separate oxide semiconductor material on the substrate and using the same as a channel, source, and drain. As shown in FIG. 5, after forming the insulating layer 500 formed on the substrate to cover the first memory unit, the second memory unit may be stacked. Therefore, the NAND flash memory device according to the present invention can be stacked in the vertical direction, thereby significantly increasing the degree of integration.

도 5에는 2층의 메모리부를 구비하는 낸드 플래시 메모리 소자에 대해 도시하고 설명하였으나, 이에 한정된 것은 아니고 메모리부와 절연층을 교번적으로 적층하면 필요한만큼 수직방향으로 메모리부를 적층할 수 있음은 물론이다.In FIG. 5, a NAND flash memory device including two memory units has been illustrated and described. However, the present invention is not limited thereto, and the memory units may be stacked in the vertical direction as needed by alternately stacking the memory unit and the insulating layer. .

이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.Although the preferred embodiments of the present invention have been shown and described above, the present invention is not limited to the specific preferred embodiments described above, and the present invention belongs to the present invention without departing from the gist of the present invention as claimed in the claims. Various modifications can be made by those skilled in the art, and such changes are within the scope of the claims.

도 1은 본 발명에 따른 낸드 플래시 메모리 소자에 대한 바람직한 일 예의 개략적인 구조를 나타내는 단면도이다.1 is a cross-sectional view illustrating a schematic structure of a preferred example of a NAND flash memory device according to the present invention.

도 2는 본 발명에 따른 낸드 플래시 메모리 소자의 프로그램 동작을 설명하기 위한 개념도이다.2 is a conceptual diagram illustrating a program operation of a NAND flash memory device according to the present invention.

도 3은 본 발명에 따른 낸드 플래시 메모리 소자의 소거 동작을 설명하기 위한 개념도이다.3 is a conceptual diagram illustrating an erase operation of a NAND flash memory device according to the present invention.

도 4는 본 발명에 따른 낸드 플래시 메모리 소자의 읽기 동작을 설명하기 위한 개념도이다.4 is a conceptual diagram illustrating a read operation of a NAND flash memory device according to the present invention.

도 5는 수직 방향으로 적층되어 있는 구조를 갖는 본 발명에 따른 낸드 플래시 메모리 소자에 대한 바람직한 일 예의 개략적인 구조를 나타내는 단면도이다.5 is a cross-sectional view illustrating a schematic structure of a preferred example of a NAND flash memory device according to the present invention having a structure stacked in a vertical direction.

Claims (4)

기판;Board; 상기 기판 상에 형성된 산화물 반도체 채널;An oxide semiconductor channel formed on the substrate; 상기 산화물 반도체 채널 상에 순차적으로 적층되어 형성된 터널링 절연막, 플로팅 게이트, 블로킹 절연막 및 콘트롤 게이트; 및A tunneling insulating layer, a floating gate, a blocking insulating layer, and a control gate which are sequentially stacked on the oxide semiconductor channel; And 상기 산화물 반도체 채널의 양측에 형성되어 있는 소스와 드레인;을 포함하는 것을 특징으로 하는 낸드 플래시 메모리 소자.NAND flash memory device comprising a; source and drain formed on both sides of the oxide semiconductor channel. 제1항에 있어서,The method of claim 1, 상기 소스와 드레인은 상기 산화물 반도체 채널과 동일한 물질로 이루어진 것을 특징으로 하는 낸드 플래시 메모리 소자.And the source and drain are made of the same material as the oxide semiconductor channel. 제1항에 있어서,The method of claim 1, 상기 기판은 절연 물질로 이루어진 것을 특징으로 하는 낸드 플래시 메모리 소자.And the substrate is made of an insulating material. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 산화물 반도체 채널, 소스, 드레인, 터널링 절연막, 플로팅 게이트, 블로킹 절연막 및 콘트롤 게이트를 포함하여 이루어진 메모리부와 상기 메모리부가 덮이도록 상기 기판 상에 형성된 절연층이 교번적으로 적층되어 있는 것을 특징으로 하는 낸드 플래시 메모리 소자.And a memory part including the oxide semiconductor channel, a source, a drain, a tunneling insulating film, a floating gate, a blocking insulating film, and a control gate, and an insulating layer formed on the substrate so as to cover the memory part. Nand flash memory device.
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