KR20060070724A - Method for programming flash memory device - Google Patents

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KR20060070724A
KR20060070724A KR1020040109308A KR20040109308A KR20060070724A KR 20060070724 A KR20060070724 A KR 20060070724A KR 1020040109308 A KR1020040109308 A KR 1020040109308A KR 20040109308 A KR20040109308 A KR 20040109308A KR 20060070724 A KR20060070724 A KR 20060070724A
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김병국
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주식회사 하이닉스반도체
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable

Abstract

본 발명은 플래쉬 메모리 소자의 프로그램 방법에 관한 것으로, 행과 열의 매트릭스 형태로 배열된 복수개의 메모리 셀들, 동일 열들에 배열된 메모리 셀들 양단에 연결되는 드레인 선택 트랜지스터(DST)들 및 소오스 선택 트랜지스터(SST)들, 상기 드레인 선택 트랜지스터(DST)들의 드레인에 각각 연결되는 비트라인(B/L)들, 상기 메모리 셀들의 제어 게이트에 연결되는 복수개의 워드라인들(WL)을 포함하는 메모리 셀 어레이를 갖는 플래쉬 메모리 소자의 프로그램 방법에 있어서, 프로그램 금지된 메모리 셀에 대응하는 해당 비트라인(B/L)으로 전원전압(Vcc)보다 작은 제 1 전압을 인가하고, 상기 해당 비트라인(B/L)과 연결되는 해당 드레인 선택 트랜지스터(DST)의 게이트단에는 상기 제 1 전압보다 상기 해당 드레인 선택 트랜지스터(DST)의 문턱전압(

Figure 112004060236689-PAT00001
) 이상 큰 제 2 전압을 인가하는 단계와, 프로그램될 메모리 셀에 연결된 워드라인의 전위를 프로그램 전압(Vpgm)으로 올리면서 상기 드레인 선택 트랜지스터(DST)의 게이트 전위를 상기 제 1 전압으로 낮추는 단계를 포함하여 프로그램 동작을 수행한다.The present invention relates to a method of programming a flash memory device, comprising: a plurality of memory cells arranged in a matrix of rows and columns, drain select transistors (DSTs) and source select transistors (SST) connected across memory cells arranged in the same columns; ), A bit line B / L connected to the drains of the drain select transistors DST, and a memory cell array including a plurality of word lines WL connected to a control gate of the memory cells. In the method of programming a flash memory device, a first voltage smaller than the power supply voltage Vcc is applied to a corresponding bit line B / L corresponding to a program prohibited memory cell, and the bit line B / L is connected to the corresponding bit line B / L. A gate voltage of the corresponding drain select transistor DST is connected to a gate terminal of the corresponding drain select transistor DST rather than the first voltage.
Figure 112004060236689-PAT00001
Applying a second voltage greater than or equal to a second voltage; and lowering a gate potential of the drain select transistor DST to the first voltage while raising a potential of a word line connected to a memory cell to be programmed to a program voltage Vpgm. Including program operations.

프로그램 금지 셀, 셀프 부스팅 레벨, 비트라인 누설, 소비전력Program-Prohibited Cell, Self-Boosting Level, Bitline Leakage, Power Consumption

Description

플래쉬 메모리 소자의 프로그램 방법{Method for programming flash memory device} Program method for flash memory device {Method for programming flash memory device}             

도 1은 통상적인 플래쉬 메모리 셀 어레이의 수직 구조물을 도시한 단면도1 is a cross-sectional view showing a vertical structure of a conventional flash memory cell array.

도 2는 도 1에 도시한 셀 어레이의 등가 회로도FIG. 2 is an equivalent circuit diagram of the cell array shown in FIG. 1.

도 3은 종래 방법에 의한 플래쉬 메모리 셀 어레이에 있어서, 프로그램 방법을 설명하기 위한 회로도3 is a circuit diagram illustrating a program method in a flash memory cell array according to a conventional method;

도 4는 종래 방법에 의한 프로그램 동작 타이밍도이다.4 is a program operation timing diagram according to the conventional method.

도 5a 및 도 5b는 본 발명을 설명하기 위하여, 고전압 NMOS 트랜지스터를 나타낸 도면5A and 5B illustrate a high voltage NMOS transistor for explaining the present invention.

도 6은 본 발명에 의한 플래쉬 메모리 셀 어레이에 있어서, 셀의 프로그램 방법을 설명하기 위한 회로도6 is a circuit diagram for explaining a cell program method in a flash memory cell array according to the present invention;

도 7은 본 발명에 의한 프로그램 동작 타이밍도
7 is a program operation timing diagram according to the present invention.

본 발명은 플래쉬 메모리 소자의 구동 방법에 관한 것으로, 특히 소비 전력을 낮출 수 있는 플래쉬 메모리 소자의 프로그램 방법에 관한 것이다.The present invention relates to a method of driving a flash memory device, and more particularly, to a method of programming a flash memory device capable of lowering power consumption.

반도체 메모리 장치는 DRAM 및 SRAM과 같이 시간이 지남에 따라서 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입, 출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 입, 출력이 느린 ROM 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서 전기적으로 데이터의 입,출력이 가능한 플래쉬(flash) EEPROM에 대한 수요가 늘고 있다. 플래쉬 EEPROM 소자는 회로 보드(board)로부터 제거하지 않으면서도 고속으로 전기적 소거가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고, 데이터를 보전하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있다.Semiconductor memory devices, such as DRAM and SRAM, are volatile and fast data input / output devices that lose data over time, and can be maintained once data is input. It can be divided into ROM products. Among these ROM products, there is an increasing demand for flash EEPROMs that can electrically input and output data. The flash EEPROM device is a device that can be electrically erased at high speed without removing it from the circuit board. The memory EEPROM device has a simple memory cell structure, which is low in manufacturing cost per unit memory, and does not require a refresh function to preserve data. There is an advantage.

플래쉬 EEPROM의 셀 구조는 크게 NOR형과 NAND형으로 분류하는데, NOR형은 2셀당 1개의 콘택이 필요하며 고집적화에 불리하지만, 셀 전류가 커서 고속화에 유리하다는 정점을 가지며, NAND형은 셀 전류가 적어 고속화에 분리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, NAND형 플래쉬 EEPROM 소자는 최근 디지털 스틸 카메라 등에 사용되는 등 차세대 메모리 소자로 각광받고 있다.The cell structure of flash EEPROM is largely classified into NOR and NAND types. NOR type requires one contact per two cells and is disadvantageous for high integration, but has the peak of high cell current, which is advantageous for high speed. Although it is separated at high speed, it has an advantage that a plurality of cells share one contact, which is advantageous for high integration. Therefore, NAND-type flash EEPROM devices have recently been in the spotlight as next-generation memory devices, such as those used in digital still cameras.

통상적인 NAND형 플래쉬 EEPROM 장치의 셀 어레이의 단면도 및 등가 회로도를 도 1 및 도 2에 도시하였다.1 and 2 are cross-sectional and equivalent circuit diagrams of a cell array of a conventional NAND flash EEPROM device.

도 1 및 도 2를 참조하면, 통상적인 NAND형 플래쉬 EEPROM 셀 어레이는 단위 스트링(string)을 선택하기 위한 드레인 선택 트랜지스터(Drain Selective Transistor : DST)와 그라운드를 선택하기 위한 소오스 선택 트랜지스터(Source Selective Transistor : SST) 사이에 플로팅 게이트(floating gate)(18)와 컨트롤 게이트(control gate)(22)가 적층된 구조의 메모리 셀 트랜지스터들(MC1, …, MC16)이 직렬로 연결되어 하나의 스트링을 구성한다. 상기 스트링은 비트라인(bit line : B/L1, B/L2, …)에 다수개 병렬로 연결되어 하나의 블록(block)을 구성하고, 상기 블록은 비트라인 콘택을 중심으로 대칭적으로 배치된다. 상기 트랜지스터들 행과 열의 매트릭스(matrix) 형태로 배열되고, 동일 열들에 배열된 드레인 선택 트랜지스터(DST) 및 소오스 선택 트랜지스터(SST)의 게이트는 각각 드레인 선택 라인(Drain Selective Line : DSL) 및 소오스 선택 라인(Source Selective Line : SSL)과 접속된다. 또한 동일 열들에 배열된 메모리 셀 트랜지스터들 (MC1, …, MC16)의 게이트는 대응되는 다수의 워드라인(W/L1, …, W/L16)에 접속된다. 그리고, 상기 드레인 선택 트랜지스터(DST)의 드레인에는 비트라인(B/L)이 연결되고, 소오스 선택 트랜지스터(SST)의 소오스에는 공통 소오스 라인(Common Source Line : CSL)이 연결된다.1 and 2, a conventional NAND type flash EEPROM cell array includes a drain select transistor (DST) for selecting a unit string and a source select transistor for selecting a ground. : Memory cell transistors MC1,..., MC16 having a structure in which a floating gate 18 and a control gate 22 are stacked between SST are connected in series to form a string. do. The string is connected to a plurality of bit lines (B / L1, B / L2, ...) in parallel to form a block, and the blocks are symmetrically arranged around the bit line contacts. . The gates of the drain select transistor DST and the source select transistor SST arranged in a matrix of rows and columns of the transistors and arranged in the same columns are respectively a drain select line DSL and a source select Connected to a line (Source Selective Line: SSL). In addition, the gates of the memory cell transistors MC1 to MC16 arranged in the same column are connected to the corresponding plurality of word lines W / L1 to W / L16. A bit line B / L is connected to a drain of the drain select transistor DST, and a common source line CSL is connected to a source of the source select transistor SST.

메모리 셀 트랜지스터(MC1, …, MC16)는 반도체 기판(10) 상부에 터널 산화막(16)을 개제하여 형성된 플로팅 게이트(18)와, 상기 플로팅 게이트(18)와, 상기 플로팅 게이트(18) 상부에 층간 유전막(20)을 개재하여 형성된 컨트롤 게이트(22)가 적층된 구조로 형성된다. 상기 플로팅 게이트(18)는 액티브 영역과 액티브 영역 양측의 필드 영역 가장지라의 일부 영역에 걸쳐서 형성됨으로써 이웃한 셀 트랜지스터의 플로팅 게이트(18)와 격리된다. 상기 컨트롤 게이트(22)는 필드 영역을 사 이에 두고 독립적으로 형성된 플로팅 게이트(18)를 포함하여 이웃하는 셀 트랜지스터의 컨트롤 게이트(22)와 연결됨으로서 워드라인을 형성한다.The memory cell transistors MC1 to MC16 may include a floating gate 18 formed by interposing a tunnel oxide layer 16 on the semiconductor substrate 10, the floating gate 18, and an upper portion of the floating gate 18. The control gates 22 formed through the interlayer dielectric film 20 are stacked. The floating gate 18 is formed over the active region and a portion of the field region edges on both sides of the active region to be isolated from the floating gate 18 of the neighboring cell transistors. The control gate 22 includes a floating gate 18 independently formed between the field regions, and is connected to the control gate 22 of a neighboring cell transistor to form a word line.

선택 트랜지스터들(DST, SST)은 데이터를 저장하는 플로팅 게이트가 필요없는 트랜지스터이므로, 셀 어레이 내의 필드 영역 상부에서 버팅 콘택(butting contact)을 통해 상기 플로팅 게이트(18)와 컨트롤 게이트(22)를 금속선으로 연결한다. 따라서, 상기 선택 트랜지스터들(DST, SST)은 전기적으로는 1층의 게이트를 갖는 모스트랜지스터로서 동작하게 된다.Since the select transistors DST and SST do not require a floating gate for storing data, the metal wires between the floating gate 18 and the control gate 22 are connected through a butting contact over a field region in a cell array. Connect with Accordingly, the selection transistors DST and SST are electrically operated as morph transistors having a gate of one layer.

상술한 구조를 갖는 NAND형 플래쉬 EEPROM 장치의 셀 동작을 살펴보면 다음과 같다.The cell operation of the NAND-type flash EEPROM device having the above-described structure is as follows.

먼저, 프로그램(program) 동작은 선택된 셀 트랜지스터와 연결되는 비트라인에 0[V]의 전압을 인가하고, 선택된 셀 트랜지스터와 연결된 워드라인에 프로그램 전압(Vpgm)을 인가하여 셀 트랜지스터의 채널 영역과 컨트롤 게이트 사이의 높은 전압 차이에 의한 파울러 노드하임(Fowler-Nordheim : 이하, "F-N"이라 한다) 터널링(tunneling)에 의해 채널 영역의 전자를 플로팅 게이트 내로 주입하는 것이다. 이때, 비트라인과 그라운드 노드 사이에 위치하는 다수의 메모리 셀들 중에서 비선택된 셀 트랜지스터에 연결되는 워드라인에는 선택된 비트라인에 인가되는 데이터(0[V])를 선택된 트랜지스터에 전달하기 위한 패스 전압(Vpass)을 인가한다. 이때, 선택된 셀 트랜지스터의 문턱 전압이 양의 전압으로 바뀌게 된다.First, in a program operation, a voltage of 0 [V] is applied to a bit line connected to a selected cell transistor and a program voltage Vpgm is applied to a word line connected to a selected cell transistor to control a channel region and control of the cell transistor. Fowler-Nordheim (hereinafter referred to as " FN ") due to the high voltage difference between the gates is to inject electrons in the channel region into the floating gate by tunneling. At this time, a pass voltage Vpass for transferring data (0 [V]) applied to the selected bit line to a selected transistor in a word line connected to an unselected cell transistor among a plurality of memory cells located between the bit line and the ground node. ) Is applied. At this time, the threshold voltage of the selected cell transistor is changed to a positive voltage.

소거(erase) 동작은 플로팅 게이트내에 저장된 전자를 제거하는 동작으로써, 벌크에 약 20[V]의 소거 전압(Verase)을 인가하고 선택된 셀 트랜지스터와 연결된 워드라인에 0[V]를 인가하여 프로그램 동작과 반대 방향의 소거전압(Verase)에 의한 전계에 의해 플로팅 게이트내에 저장된 전자가 소거되고 정공(hole)이 주입되게 된다. 상기한 소거 동작에 의해 셀 트랜지스터의 초기 상태가 약 -3[V]의 문턱전압을 갖게 된다.The erase operation removes electrons stored in the floating gate. The erase operation is performed by applying an erase voltage of about 20 [V] to the bulk and 0 [V] to a word line connected to the selected cell transistor. The electrons stored in the floating gate are erased and holes are injected by the electric field caused by the erase voltage Verase in the opposite direction. By the erase operation described above, the initial state of the cell transistor has a threshold voltage of about -3 [V].

판독(read) 동작은 셀 트랜지스터내에 전자가 저장되어 있는 경우에는 그 문턱전압(Vth)이 +1[V]로 변하고 셀 트랜지스터내에 전공이 저장되어 있는 경우에는 그 문턱전압이 -3[V]로 변하는 것을 이용하여 선택된 워드라인에 0[V]를 인기하여 선택된 셀 트랜지스터를 통한 전류 경로의 형성 유, 무에 따라 "0" 또는 "1"의 데이터를 판독하는 것이다.In the read operation, when electrons are stored in the cell transistor, the threshold voltage (V th ) is changed to +1 [V], and when a hole is stored in the cell transistor, the threshold voltage is -3 [V]. By converting to 0 [V] in a selected word line, the data of " 0 " or " 1 " is read depending on whether the current path through the selected cell transistor is formed or not.

여기서, 상기 프로그램 동작은 모든 셀 트랜지스터들의 소거 동작을 진행한 후에 실시되는데, 선택된 워드라인의 비선택된 비트라인에 연결된 비선택된 셀 트랜지스터가 받는 프로그램 외란(program disturbance)을 방지하기 위하여 비선택된 셀 트랜지스터가 프로그램되는 것을 금지해야 한다. The program operation may be performed after the erase operation of all the cell transistors is performed. Should be prohibited from programming.

이러한 프로그램 외란을 방지하기 위한 기술들 중에 하나로 셀프 부스팅 스킴(self boosting scheme)을 이용한 프로그램 금지 방법이 있다.One technique for preventing such program disturbance is a program banning method using a self boosting scheme.

도 3은 종래 방법에 의한 낸드형 플래쉬 EEPROM 장치에 있어서, 셀의 프로그램 방법을 설명하기 위한 회로도이고, 도 4는 종래 방법에 의한 프로그램 동작 타이밍도이다.3 is a circuit diagram illustrating a cell program method in a NAND flash EEPROM device according to a conventional method, and FIG. 4 is a program operation timing diagram according to a conventional method.

도 3 및 도 4를 참조하면, 예를 들어 셀 트랜지스터 A를 프로그래밍할 때, 소오스 선택 트랜지스터의 게이트(SSL)에 0[V]를 인가하여 메모리 셀 어레이의 그라운드 경로를 차단시키고, 선택된 비트라인에 0[V]를 인가하고 비선택 비트라인에는 프로그램 금지전압(program inhibition voltage : Vpi)을 공급한다. 이때, 프로그램 금지 전압(Vpi)은 전압 전압인 Vcc(3.3[V] 또는 5[V])를 인가한다. 이와 동시에, 드레인 선택 트랜지스터의 게이트(DSL)에는 Vcc 전압을 인가하여 드레인 선택 트랜지스터(DST)의 소오스를

Figure 112004060236689-PAT00002
(
Figure 112004060236689-PAT00003
: 드레인 선택 트랜지스터의 문턱 전압)의 전압으로 차아징(charging)한 후, 상기 드레인 선택 트랜지스터(DST)가 가상적으로 차단되도록 한다. 3 and 4, for example, when programming cell transistor A, 0 [V] is applied to the gate SSL of the source select transistor to block the ground path of the memory cell array, and to select the selected bit line. Apply 0 [V] and supply the program inhibition voltage (Vpi) to the unselected bit line. At this time, the program inhibit voltage Vpi is applied with a voltage voltage Vcc (3.3 [V] or 5 [V]). At the same time, the source of the drain select transistor DST is applied by applying a Vcc voltage to the gate DSL of the drain select transistor.
Figure 112004060236689-PAT00002
(
Figure 112004060236689-PAT00003
After charging to a voltage of the threshold voltage of the drain select transistor, the drain select transistor DST is virtually blocked.

그런 다음, 선택된 워드라인에 약 18[V]의 프로그램 전압(Vpgm)을 인가하고 비선택된 워드라인에 약 10[V]의 패스 전압(Vpass)을 인가함으로써, 동일한 스트링에 종속된 셀 트랜지스터들의 채널 영역을 16단 NAND형의 경우, 차아지 공유(charge sharing)에 의하여

Figure 112004060236689-PAT00004
의 전압으로 차아징된다. 그리고, 선택된 워드라인에 인가된 프로그램 전압(Vpgm)을 패스시키면 선택된 워드라인에 인가된 높은 프로그램 전압(Vpgm)에 의한 용량성 커플링(capacitive coupling)으로 셀 트랜지스터들의 채널 전압 Vch는,Then, by applying a program voltage Vpgm of about 18 [V] to the selected word line and a pass voltage Vpass of about 10 [V] to the unselected word line, the channel of the cell transistors dependent on the same string is applied. In case of 16-stage NAND type, charge sharing is possible.
Figure 112004060236689-PAT00004
Charged to a voltage of When the program voltage Vpgm applied to the selected word line is passed, the channel voltage Vch of the cell transistors is capacitive coupling due to the high program voltage Vpgm applied to the selected word line.

Figure 112004060236689-PAT00005
가 된다.
Figure 112004060236689-PAT00005
Becomes

그리고, And,                         

Figure 112004060236689-PAT00006
Figure 112004060236689-PAT00006

Figure 112004060236689-PAT00007
,
Figure 112004060236689-PAT00007
,

Figure 112004060236689-PAT00008
이다.
Figure 112004060236689-PAT00008
to be.

여기서,

Figure 112004060236689-PAT00009
는 드레인 선택 트랜지스터(DST)의 소오스 전압이고, Cch는 채널 아래에 형성되는 공핍 영역에 의해 발생되는 공핍 커패시턴스를 나타내며, Cins는 컨트롤 게이트와 채널 사이의 전체 커패시턴스이고, Cono는 컨트롤 게이트와 플로팅 게이트 사이의 커패시턴스, Ctun은 플로팅 게이트와 채널 사이의 커패시턴스를 나타낸다.here,
Figure 112004060236689-PAT00009
Is the source voltage of the drain select transistor DST, Cch represents the depletion capacitance generated by the depletion region formed under the channel, Cins is the total capacitance between the control gate and the channel, and Cono is between the control gate and the floating gate. The capacitance of Ctun, denotes the capacitance between the floating gate and the channel.

예를 들어, 프로그램 전압(Vpgm)이 20[V]이고, 패스 전압(Vpass)이 10[v]이면, 약 8[V]의 전압이 프로그램 금지되는 셀 트랜지스터의 채널 영역에 유기된다. 이 경우, 플로팅 게이트와 채널 사이에서 F-N 터널링이 발생할 수 없는 조건이 되므로 프로그램 금지된 셀 트랜지스터가 초기의 소가 상태로 유지되어, 프로그램 디스터브를 방지한다.For example, if the program voltage Vpgm is 20 [V] and the pass voltage Vpass is 10 [v], a voltage of about 8 [V] is induced in the channel region of the cell transistor where the program is prohibited. In this case, since F-N tunneling cannot be generated between the floating gate and the channel, the program-inhibited cell transistor is kept at an initial low state, thereby preventing program disturb.

이와 같은 종래 기술에서는 비선택된 비트라인에는 Vcc의 프로그램 금지 전압을 인가하므로 비트라인 전압 레벨(BL Voltage level)이 높다. 이 같은 높은 비트라인 전압 레벨은 누설(leakage) 증가의 원인이 되며, 플래쉬 메모리 소자 구동 시 파워(power) 소모가 커지게 된다.
In the related art, a program prohibition voltage of Vcc is applied to an unselected bit line, so the bit line voltage level is high. This high bit line voltage level causes leakage and increases power consumption when driving a flash memory device.

따라서, 본 발명은 상술한 종래 기술의 문제점들을 해결하기 위하여 안출한 것으로써, 프로그램시 비트라인에 인가하는 전압 레벨을 낮춤으로써 비트라인 누설(leakage)에 의한 파워 손실을 줄일 수 있는 플래쉬 메모리 소자의 프로그램 방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the above-described problems of the prior art, and by reducing the voltage level applied to the bit line during programming, it is possible to reduce the power loss caused by bit line leakage. The purpose is to provide a program method.

본 발명의 다른 목적은 소비전력을 낮출 수 있는 플래쉬 메모리 소자의 프로그램 방법을 제공하는데 있다.
Another object of the present invention is to provide a method of programming a flash memory device capable of lowering power consumption.

본 발명에 따른 플래쉬 메모리 소자의 프로그램 방법은 행과 열의 매트릭스 형태로 배열된 복수개의 메모리 셀들, 동일 열들에 배열된 메모리 셀들 양단에 연결되는 드레인 선택 트랜지스터(DST)들 및 소오스 선택 트랜지스터(SST)들, 상기 드레인 선택 트랜지스터(DST)들의 드레인에 각각 연결되는 비트라인(B/L)들, 상기 메모리 셀들의 제어 게이트에 연결되는 복수개의 워드라인들(WL)을 포함하는 메모리 셀 어레이를 갖는 플래쉬 메모리 소자의 프로그램 방법에 있어서, 프로그램 금지된 메모리 셀에 대응하는 해당 비트라인(B/L)으로 전원전압(Vcc)보다 작은 제 1 전압을 인가하고, 상기 해당 비트라인(B/L)과 연결되는 해당 드레인 선택 트랜지스터(DST)의 게이트단에는 상기 제 1 전압보다 상기 해당 드레인 선택 트랜지스터 (DST)의 문턱전압(

Figure 112004060236689-PAT00010
) 이상 큰 제 2 전압을 인가하는 단계와, 프로그램될 메모리 셀에 연결된 워드라인의 전위를 프로그램 전압(Vpgm)으로 올리면서 상기 드레인 선택 트랜지스터(DST)의 게이트 전위를 상기 제 1 전압으로 낮추는 단계를 포함하여 프로그램 동작을 수행한다.A method of programming a flash memory device according to the present invention includes a plurality of memory cells arranged in a row and column matrix, drain select transistors DST and source select transistors SST connected across memory cells arranged in the same column. And a memory cell array including bit lines B / L connected to drains of the drain select transistors DST, and a plurality of word lines WL connected to control gates of the memory cells. In the device programming method, a first voltage smaller than the power supply voltage Vcc is applied to a corresponding bit line B / L corresponding to a program prohibited memory cell, and connected to the corresponding bit line B / L. The gate terminal of the drain select transistor DST has a threshold voltage of the drain select transistor DST rather than the first voltage.
Figure 112004060236689-PAT00010
Applying a second voltage greater than or equal to a second voltage; and lowering a gate potential of the drain select transistor DST to the first voltage while raising a potential of a word line connected to a memory cell to be programmed to a program voltage Vpgm. Including program operations.

바람직하게, 상기 제 1 전압은 전원전압(Vcc)보다 상기 해당 드레인 선택 트랜지스터(DST)의 문턱전압(

Figure 112004060236689-PAT00011
)만큼 낮은
Figure 112004060236689-PAT00012
인 것을 특징으로 한다.Preferably, the first voltage is higher than the power supply voltage Vcc and the threshold voltage of the corresponding drain select transistor DST.
Figure 112004060236689-PAT00011
As low as)
Figure 112004060236689-PAT00012
It is characterized by that.

바람직하게, 상기 프로그램될 메모리 셀에 연결된 워드라인의 전위를 프로그램 전압(Vpgm)으로 올릴 때, 프로그램 금지된 메모리 셀에 연결된 워드라인들의 전위는 패스 전압(Vpass)으로 올리는 것을 특징으로 한다.Preferably, when the potential of the word line connected to the memory cell to be programmed is raised to the program voltage Vpgm, the potential of the word lines connected to the program inhibited memory cell is raised to the pass voltage Vpass.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 5a 및 도 5b는 본 발명을 설명하기 위하여, 고전압 NMOS 트랜지스터를 나타낸 도면이다.5A and 5B are diagrams illustrating a high voltage NMOS transistor for explaining the present invention.

낸드 플래쉬 소자의 드레인 선택 트랜지스터(DST)는 일반적으로 고전압 NMOS 트랜지스터를 이용하여 구현하고 있다. The drain select transistor (DST) of the NAND flash device is generally implemented using a high voltage NMOS transistor.

고전압 NMOS 트랜지스터는 경우, 게이트와 드레인 전압이 Vcc로 동일하면, 소오스단에는 드레인 전압인 Vcc보다 문턱전압(Vth)만큼 낮아진 Vcc-Vth 전압이 유기되게 된다. 만약, 드레인 전압이 소오스단에 그대로 전달되게 하기 위해서는 게이트 전압이 드레인 전압보다 Vth 이상으로 커야한다. In the case of the high voltage NMOS transistor, when the gate and drain voltages are the same as Vcc, the Vcc-Vth voltage lowered by the threshold voltage Vth than the drain voltage Vcc is induced in the source terminal. If the drain voltage is to be transferred to the source terminal as it is, the gate voltage must be greater than Vth than the drain voltage.

종래 기술에서는 비선택된 메모리 셀에 대응되는 비트라인(B/L)을 통해 드레인 선택 트랜지스터(DST)의 드레인에 Vcc 전압을 인가하고, 드레인 선택 트랜지스터(DST)의 게이트에 Vcc 전압을 인가하여 소오스단에 Vcc-Vth가 유기되도록 하였다. In the prior art, the Vcc voltage is applied to the drain of the drain select transistor DST and the Vcc voltage is applied to the gate of the drain select transistor DST through the bit line B / L corresponding to the unselected memory cell. Vcc-Vth was allowed to be organic.

본 발명에서는 비선택된 메모리 셀에 대응되는 비트라인(B/L)의 전압을 Vcc보다 작은 값, 예를 들어 Vcc-Vth로 낮추고, 드레인 선택 트랜지스터(DST)의 게이트에는 상기 비트라인(B/L)을 통해 들어오는 전압보다 Vth 이상으로 큰 전압을 인가하여 드레인 선택 트랜지스터(DST)의 소오스단에 유도되는 전압이 종래 기술에서와 같은 값인 Vcc-Vth가 되게끔 함으로써, 셀 트랜지스터의 채널 전압(Vch)의 저하됨 없이 비트라인 전압을 낮출 수 있도록 하여 비트라인 누설에 의한 파워 손실을 줄이고자 한다.In the present invention, the voltage of the bit line B / L corresponding to the unselected memory cell is lowered to a value smaller than Vcc, for example, Vcc-Vth, and the bit line B / L is provided at the gate of the drain select transistor DST. By applying a voltage greater than or equal to Vth through the voltage inputted through), the voltage induced at the source terminal of the drain select transistor DST becomes Vcc-Vth, which is the same as in the prior art, thereby allowing the channel voltage Vch of the cell transistor. It is intended to reduce the power loss due to bit line leakage by allowing the bit line voltage to be lowered without deterioration.

도 6은 본 발명에 의한 플래쉬 메모리 셀 어레이에 있어서, 셀의 프로그램 방법을 설명하기 위한 회로도이고, 도 7은 본 발명에 의한 프로그램 동작 타이밍도이다.6 is a circuit diagram illustrating a cell program method in a flash memory cell array according to the present invention, and FIG. 7 is a program operation timing diagram according to the present invention.

도 6 및 도 7을 참조하면, 소오스 선택 트랜지스터(SST)의 게이트(SSL)에 0[V]를 인가하여 메모리 셀 어레이의 그라운드 경로를 차단시키고, 선택된 비트라인에 0[V]를 인가하고 비선택 비트라인에는

Figure 112004060236689-PAT00013
(
Figure 112004060236689-PAT00014
: 드레인 선택 트랜지스터의 문턱 전압)의 프로그램 금지전압(program inhibition voltage : Vpi)을 공급하고, 이와 동시에 드레인 선택 트랜지스터(DST)의 게이트(DSL)에는 Vcc이상의 값을 갖는 전압을 인가한다. 6 and 7, 0 [V] is applied to the gate SSL of the source select transistor SST to block the ground path of the memory cell array, and 0 [V] is applied to the selected bit line. The selection bitline
Figure 112004060236689-PAT00013
(
Figure 112004060236689-PAT00014
The program inhibition voltage Vpi of the threshold voltage of the drain select transistor is supplied, and at the same time, a voltage having a value of Vcc or more is applied to the gate DSL of the drain select transistor DST.

이때, 상기 드레인 선택 트랜지스터(DST)의 게이트(DSL)에 인가하는 전압으로 기존에 Vread 전압으로 사용하고 있는

Figure 112004060236689-PAT00015
을 사용하는 것이 좋다.In this case, the voltage applied to the gate DSL of the drain select transistor DST is used as a Vread voltage.
Figure 112004060236689-PAT00015
It is good to use

상기 드레인 선택 트랜지스터(DST)는 고전압 NMOS 트랜지스터로 구성된 것이며, 고전압 NMOS 트랜지스터는 그 특성상 게이트에 인가된 전압이 드레인 전압보다 문턱전압(

Figure 112004060236689-PAT00016
) 이상으로 커지게 되면, 드레인 전압이 그대로 소오스단에 출력되게 되므로, 상기 드레인 선택 트랜지스터(DST)의 소오스는
Figure 112004060236689-PAT00017
(
Figure 112004060236689-PAT00018
: 드레인 선택 트랜지스터의 문턱 전압)의 전압으로 차아징(charging)되게 된다.The drain select transistor DST is composed of a high voltage NMOS transistor. In the high voltage NMOS transistor, a voltage applied to a gate is greater than a drain voltage due to its characteristics.
Figure 112004060236689-PAT00016
Greater than), the drain voltage is output to the source terminal as it is, so that the source of the drain select transistor DST
Figure 112004060236689-PAT00017
(
Figure 112004060236689-PAT00018
Is charged to a voltage of the threshold voltage of the drain select transistor).

본 발명에 따른 드레인 선택 트랜지스터(DST)의 소오스 전압은

Figure 112004060236689-PAT00019
로, 기존에 드레인 트랜지스터(DST)의 소오스 전압과 동일하다. 따라서, 상기 드레인 선택 트랜지스터(DST)는 가상적으로 차단되게 되며, 동일한 스트링에 종속된 셀 트랜지스터들의 채널 영역을 16단 NAND형의 경우, 차아지 공유(charge sharing)에 의하여
Figure 112004060236689-PAT00020
의 전압으로 차아징된다. The source voltage of the drain select transistor DST according to the present invention is
Figure 112004060236689-PAT00019
This is the same as the source voltage of the drain transistor DST. Accordingly, the drain select transistor DST is virtually blocked, and in the case of the 16-layer NAND type, the channel region of the cell transistors dependent on the same string is charged by charge sharing.
Figure 112004060236689-PAT00020
Charged to a voltage of

그런 다음, 선택된 워드라인에 프로그램 전압(Vpgm)을, 비선택된 워드라인에 패스 전압(Vpass)을 인가하면서 동시에

Figure 112004060236689-PAT00021
이상의 값을 갖던 상기 드레인 선택 트랜지스터(DST)의 게이트(DSL)의 전위를
Figure 112004060236689-PAT00022
이하 예를 들면,
Figure 112004060236689-PAT00023
로 낮춘다. Then, while applying the program voltage Vpgm to the selected word line and the pass voltage Vpass to the unselected word line,
Figure 112004060236689-PAT00021
The potential of the gate DSL of the drain select transistor DST having the above value is
Figure 112004060236689-PAT00022
For example,
Figure 112004060236689-PAT00023
Lower it.

이때, 드레인 선택 트랜지스터(DST)의 게이트(DSL)의 전위를

Figure 112004060236689-PAT00024
로 낮추는 이유는 워드라인이 Vpgm/Vpass(18[V]/10[V]) 전압으로 라이징(rising)할 때, 상기 채널 영역에 차아징된 전압이 드레인 선택 트랜지스터(DST)의 게이트(DSL)를 통해 비트라인(BL)으로 빠져나가는 것을 방지하기 위함이다.At this time, the potential of the gate DSL of the drain select transistor DST is changed to
Figure 112004060236689-PAT00024
The reason for this is that when the word line rises to Vpgm / Vpass (18 [V] / 10 [V]) voltage, the voltage charged in the channel region becomes the gate DSL of the drain select transistor DST. This is to prevent the escape to the bit line (BL) through.

이어, 선택된 워드라인에 인가된 프로그램 전압(Vpgm)을 패스시키면 선택된 워드라인에 인가된 높은 프로그램 전압(Vpgm)에 의한 용량성 커플링(capacitive coupling)으로 셀 트랜지스터들의 채널 전압 Vch는,Subsequently, when the program voltage Vpgm applied to the selected word line is passed, the channel voltage Vch of the cell transistors is capacitive coupling due to the high program voltage Vpgm applied to the selected word line.

Figure 112004060236689-PAT00025
가 된다.
Figure 112004060236689-PAT00025
Becomes

그리고, And,

Figure 112004060236689-PAT00026
Figure 112004060236689-PAT00026

Figure 112004060236689-PAT00027
,
Figure 112004060236689-PAT00027
,

Figure 112004060236689-PAT00028
이다.
Figure 112004060236689-PAT00028
to be.

여기서,

Figure 112004060236689-PAT00029
는 드레인 선택 트랜지스터(DST)의 소오스 전압이고, Cch는 채널 아래에 형성되는 공핍 영역에 의해 발생되는 공핍 커패시턴스를 나타내며, Cins는 컨트롤 게이트와 채널 사이의 전체 커패시턴스이고, Cono는 컨트롤 게이트와 플로팅 게이트 사이의 커패시턴스, Ctun은 플로팅 게이트와 채널 사이의 커패시턴스를 나타낸다.here,
Figure 112004060236689-PAT00029
Is the source voltage of the drain select transistor DST, Cch represents the depletion capacitance generated by the depletion region formed under the channel, Cins is the total capacitance between the control gate and the channel, and Cono is between the control gate and the floating gate. The capacitance of Ctun, denotes the capacitance between the floating gate and the channel.

따라서, 프로그램 금지되는 셀 트랜지스터의 채널 영역에 유기되는 전압은 종래 기술에서와 동일하며, 플로팅 게이트와 채널 사이에서 F-N 터널링이 발생할 수 없는 조건이 되므로 프로그램 금지된 셀 트랜지스터가 초기의 소가 상태로 유지되어, 프로그램 디스터브를 방지한다.
Therefore, the voltage induced in the channel region of the cell transistor to be program inhibited is the same as in the prior art, and the FN tunneling cannot be generated between the floating gate and the channel, so that the program inhibited cell transistor remains at an initial low state. To prevent program disturb.

상술한 바와 같이, 본 발명은 셀프 부스팅 전압인 셀 트랜지스터의 채널 영 역에 유기되는 전압의 저하됨 없이 비선택된 비트라인에 인가되는 프로그램 금지 전압(Vpi)을 낮출 수 있다. 따라서, 비트라인 누설(leakage)에 의한 파워 손실을 줄일 수 있으므로 낸드 플래쉬 소자의 소비전력을 줄일 수 있는 효과가 있다. As described above, the present invention can lower the program prohibition voltage Vpi applied to the unselected bit line without lowering the voltage induced in the channel region of the cell transistor which is the self-boosting voltage. Accordingly, power loss due to bit line leakage may be reduced, thereby reducing power consumption of the NAND flash device.

Claims (3)

행과 열의 매트릭스 형태로 배열된 복수개의 메모리 셀들, 동일 열들에 배열된 메모리 셀들 양단에 연결되는 드레인 선택 트랜지스터(DST)들 및 소오스 선택 트랜지스터(SST)들, 상기 드레인 선택 트랜지스터(DST)들의 드레인에 각각 연결되는 비트라인(B/L)들, 상기 메모리 셀들의 제어 게이트에 연결되는 복수개의 워드라인들(WL)을 포함하는 메모리 셀 어레이를 갖는 플래쉬 메모리 소자의 프로그램 방법에 있어서,A plurality of memory cells arranged in a matrix of rows and columns, drain select transistors DST and source select transistors SST connected across memory cells arranged in the same column, and drains of the drain select transistors DST. A program method of a flash memory device having a memory cell array including bit lines B / L connected to each other and a plurality of word lines WL connected to control gates of the memory cells. 프로그램 금지된 메모리 셀에 대응하는 해당 비트라인(B/L)으로 전원전압(Vcc)보다 작은 제 1 전압을 인가하고, 상기 해당 비트라인(B/L)과 연결되는 해당 드레인 선택 트랜지스터(DST)의 게이트단에는 상기 제 1 전압보다 상기 해당 드레인 선택 트랜지스터(DST)의 문턱전압(
Figure 112004060236689-PAT00030
) 이상 큰 제 2 전압을 인가하는 단계;
A corresponding drain select transistor DST is applied to a corresponding bit line B / L corresponding to a program inhibited memory cell and is connected to the corresponding bit line B / L. The gate terminal of the threshold voltage of the corresponding drain select transistor (DST) than the first voltage (
Figure 112004060236689-PAT00030
Applying a second voltage greater than or equal to);
프로그램될 메모리 셀에 연결된 워드라인의 전위를 프로그램 전압(Vpgm)으로 올리면서 상기 드레인 선택 트랜지스터(DST)의 게이트 전위를 상기 제 1 전압으로 낮추는 단계를 포함하여 프로그램 동작을 수행하는 플래쉬 메모리 소자의 프로그램 방법.Programming a flash memory device to perform a program operation including lowering a gate potential of the drain select transistor DST to the first voltage while raising a potential of a word line connected to a memory cell to be programmed to a program voltage Vpgm. Way.
제 1항에 있어서,The method of claim 1, 상기 제 1 전압은 전원전압(Vcc)보다 상기 해당 드레인 선택 트랜지스터(DST)의 문턱전압(
Figure 112004060236689-PAT00031
)만큼 낮은
Figure 112004060236689-PAT00032
인 것을 특징으로 하는 플래쉬 메모리 소자의 프로그램 방법.
The first voltage is a threshold voltage of the corresponding drain select transistor DST rather than a power supply voltage Vcc.
Figure 112004060236689-PAT00031
As low as)
Figure 112004060236689-PAT00032
The program method of the flash memory device, characterized in that.
제 1항에 있어서,The method of claim 1, 상기 프로그램될 메모리 셀에 연결된 워드라인의 전위를 프로그램 전압(Vpgm)으로 올릴 때, 프로그램 금지된 메모리 셀에 연결된 워드라인들의 전위는 패스 전압(Vpass)으로 올리는 것을 특징으로 하는 플래쉬 메모리 소자의 프로그램 방법.When raising the potential of the word line connected to the memory cell to be programmed to the program voltage Vpgm, the potential of the word lines connected to the program inhibited memory cell is raised to the pass voltage Vpass. .
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KR100894097B1 (en) * 2006-12-29 2009-04-20 주식회사 하이닉스반도체 Method of programming NAND flash memory device using self-boosting
US7778082B2 (en) 2007-08-06 2010-08-17 Samsung Electronics Co., Ltd. Non-volatile memory device and programming method
KR101056579B1 (en) * 2010-04-07 2011-08-11 매크로닉스 인터내셔널 컴퍼니 리미티드 Nonvolatile memory array with continuous charge storage dielectric stack

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