KR100739946B1 - NAND flash memory apparatus having dummy word lines - Google Patents

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Abstract

본 발명은 더미 워드라인을 구비한 낸드 플래시 메모리 장치에 관한 것으로, 드레인 셀렉트 라인 및 워드라인 사이와 소오스 셀렉트 라인 및 워드라인 사이에 더미 워드라인을 각각 설치하고, 프로그램 동작이나 리드 동작 시에는 더미 워드라인에 패스 전압을 인가함으로써, 셀렉트 트랜지스터의 포텐셜에 따른 간섭 효과를 차단하여 셀렉트 트랜지스터와 인접한 메모리 셀의 프로그램 동작 속도가 저하되는 것을 방지할 수 있다. The invention has the dummy word when that each installation of the dummy word lines between the drain select line and the word line and the source select line and a word line, and the program operation and the read operation of a NAND flash memory device with a dummy word line by applying a pass voltage to the line, it can be prevented by blocking the effect of interference in accordance with the potential of the select transistor is reduced program operating speed of the adjacent memory cell and the select transistor.
더미 메모리 셀, 셀렉트 트랜지스터, 프로그램, 간섭 효과 Dummy memory cell, the select transistor, a program, interference effects

Description

더미 워드라인을 구비한 낸드 플래시 메모리 장치{NAND flash memory apparatus having dummy word lines} A NAND flash memory device with a dummy word line {NAND flash memory apparatus having dummy word lines}

도 1은 스트링 구조를 설명하기 위한 회로도이다. 1 is a circuit diagram for explaining the structure of the string.

도 2는 워드라인에 따른 프로그램 속도를 나타내는 특성 그래프이다. 2 is a characteristic graph showing the program speed of the word line.

도 3은 본 발명의 실시예에 따른 낸드 플래시 메모리 장치를 설명하기 위한 회로도이다. 3 is a circuit diagram illustrating a NAND flash memory device according to an embodiment of the invention.

본 발명은 더미 워드라인을 구비한 낸드 플래시 메모리 장치에 관한 것으로, 특히 프로그램 동작 시 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터와 인접하는 워드라인의 프로그램 동작 속도를 향상시킬 수 있는 더미 워드라인을 구비한 낸드 플래시 메모리 장치에 관한 것이다. The present invention is a NAND flash having a relates to a NAND flash memory device, in particular, the dummy word line to improve program operation speed of the word line adjacent to the program operation when the drain select transistor and source select transistor having a dummy word line It relates to a memory device.

낸드 플래시 메모리 소자의 메모리 어레이는 스트링을 기본 단위로 하며, 다 수의 스트링을 구비한다. A memory array of a NAND flash memory device, and the string as a basic unit, and is provided with a number of strings. 스트링은 셀렉트 트랜지스터와 다수의 메모리 셀이 직렬로 접속된 구조로 이루어진다. String is composed of a select transistor and a plurality of memory cells are connected in series with the structure. 도면을 참조하여 보다 상세하게 설명하면 다음과 같다. In more detail with reference to the drawings as follows.

도 1은 스트링 구조를 설명하기 위한 회로도이다. 1 is a circuit diagram for explaining the structure of the string.

도 1을 참조하면, 하나의 스트링(S1)은 비트라인(BL1)에 접속되는 드레인 셀렉트 트랜지스터(DSTa)와, 접지단자에 접속되는 소오스 셀렉트 트랜지스터(SSTa)와, 셀렉트 트랜지스터(DSTa 및 SSTa) 사이에 직렬로 접속된 다수의 메모리 셀(Ca0 내지 Ca31)을 포함한다. 1, between the one string (S1) is a bit line (BL1) a drain select transistor (DSTa) and a source select transistor (SSTa) and a select transistor (DSTa and SSTa) which is connected to a ground terminal connected to the to include a plurality of memory cells (Ca0 to Ca31) connected in series. 여기서, 회로의 설계에 따라 셀렉트 트랜지스터(DSTa 및 SSTa) 사이에 16개, 32개 또는 64개의 메모리 셀이 직렬로 접속될 수 있으며, 32개의 메모리 셀이 직렬로 접속된 경우를 예로써 설명하기로 한다. Here, in explaining the case the select transistor may be 16 between (DSTa and SSTa), 32 or 64 memory cells are connected in series, depending on the design of the circuit, 32 memory cells are connected in series by way of example do.

한편, 드레인 셀렉트 트랜지스터(DSTa)의 게이트 라인은 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SSTa)의 게이트 라인은 소오스 셀렉트 라인(SSL)이 되며, 메모리 셀(Ca0 내지 Ca31)들의 게이트 라인은 워드라인(WL00 내지 WL31)이 된다. On the other hand, the gate line of the drain select transistor (DSTa) is a drain select line (DSL), a gate line of the source select transistor (SSTa) is a source select line (SSL), a gate line of the memory cells (Ca0 to Ca31) is a word line (WL00 to WL31).

상기의 구조로 이루어진 낸드 플래시 메모리 소자의 프로그램 방법은 다음과 같다. Program method of the NAND flash memory device made of the structure are as follows.

제n 메모리 셀(Can)을 프로그램하는 경우, 제n 메모리 셀(Can)이 연결된 제n 워드라인(WLn)에는 높은 전위의 프로그램 전압(예를 들면, 18V)을 인가하고, 나머지 메모리 셀들의 워드라인과 드레인 셀렉트 라인(DSL)에는 나머지 메모리 셀들과 드레인 셀렉트 트랜지스터(DST)를 턴온시킬 정도의 패스 전압이 인가된다. The n A program the memory cell (Can), the n memory cells (Can) is connected to the n-th word line (WLn) is applied to the high electric potential to the program voltage (e.g., 18V), and the remaining memory cell word line and a drain select line (DSL) there is a pass voltage level to turn on the remaining memory cells and the drain select transistor (DST) is applied. 그리고, 제n 메모리 셀(Can)을 포함하는 스트링(S1)이 연결된 비트라인(BL1)과 소오스 셀렉트 라인(SSL)에는 OV의 전압을 인가한다. Then, the n memory cells (Can) string, the bit line (BL1) and the source select line (S1) is connected (SSL) including a is applied a voltage of OV. 그러면, 프로그램 전압이 인가된 제n 메모리 셀(Can)은 전자가 플로팅 게이트로 주입되면서 프로그램된다. Then, the n memory cells (Can) the program voltage is applied are programmed as electrons are injected to the floating gate.

한편, 제n 워드라인(WLn)에 연결된 다른 스트링의 메모리 셀(Cbn)은 프로그램되지 않도록, 다른 스트링에 연결된 비트라인(BL2)에는 프로그램 방지 전압(예를 들면, 전원전압)을 인가한다. On the other hand, the n memory cells (Cbn) of the other strings are connected to a word line (WLn) are not to the program, the bit line (BL2) connected to the other string, the program voltage is applied to prevent (e. G., Power supply voltage). 그러면, 프로그램 방지 전압이 메모리 셀(Cbn)의 채널 영역까지 전달되고, 프로그램 방지 전압은 프로그램 전압에 의해 유도되는 전계를 감소시켜 프로그램 동작이 이루어지지 않는다. Then, the protection voltage when the program is transmitted to the channel region of the memory cell (Cbn), preventing the voltage program is to reduce the electric field induced by the program voltage does not have a program operation performed.

여기서, 메모리 셀이 셀렉트 트랜지스터(DSTa 및 SSTa) 사이의 몇 번째에 위치하느냐에 따라서 프로그램 속도가 달라진다. Here, the program according speed dependent on whether the memory cell is located at many times in between the select transistor (and DSTa SSTa).

도 2는 워드라인에 따른 프로그램 속도를 나타내는 특성 그래프이다. 2 is a characteristic graph showing the program speed of the word line.

도 2를 참조하면, 드레인 셀렉트 라인(DSL)과 가장 인접한 워드라인(WL31)에 연결된 메모리 셀(Ca31)의 프로그램 문턱 전압과, 소오스 셀렉트 라인(SSL)과 가장 인접한 워드라인(WL00)에 연결된 메모리 셀(Ca0)의 프로그램 문턱 전압이 가장 낮은 것을 알 수 있다. 2, the drain select line (DSL) and the program threshold voltage of the adjacent word lines of memory cells (Ca31) connected to the (WL31), and the source select line memory coupled to (SSL) and the adjacent word line (WL00) the program threshold voltage of the cell (Ca0) it can be seen that the lowest. 프로그램 문턱 전압이 낮다는 것은 프로그램 속도가 느리다는 것을 의미한다. It is the program threshold voltage is low means that the program is slow. 셀렉트 트랜지스터(DSTa 및 SSTa)와 가장 인접한 메모리 셀(Ca31 및 Ca0)의 프로그램 속도가 가장 느린 것은 셀렉트 트랜지스터(DSTa 및 SSTa)의 포텐셜(potential)에 따른 간섭 효과(interference effect)에 의한 것이다. The rate of the program select transistor (DSTa and SSTa) and the adjacent memory cell (Ca31 and Ca0) slowest is due to the interference (interference effect) of the potential (potential) of the select transistor (and DSTa SSTa).

이렇게 특정 메모리 셀의 문턱 전압이 낮으면 오동작이 발생할 수 있기 때문에, 프로그램 동작을 충분하게 시켜줘야 한다. To do this, because, if the threshold voltage of a certain memory cell during the day may experience a malfunction, it is sufficient to sikyeojwoya the program operation. 이 경우, 플래시 메모리 소자의 동 작 속도가 느려지는 문제점이 발생한다. In this case, the same operation speed becomes slow, the problems of the flash memory device is generated.

이에 대하여, 본 발명이 제시하는 더미 워드라인을 구비한 낸드 플래시 메모리 장치는 비트라인에 접속되는 드레인 셀렉트 트랜지스터와, 접지단자에 접속되는 소오스 셀렉트 트랜지스터와, 소오스 셀렉트 트랜지스터와 접속되는 제1 더미 워드 라인과, 드레인 셀렉트 트랜지스터와 접속되는 제2 더미 워드 라인, 및 제1 더미 워드 라인 및 제2 더미 워드라인 사이에 직렬로 접속된 다수의 메모리 셀을 포함하며, 프로그램 동작 시, 제1 및 제2 더미 워드라인을 Turn On 시키고, 리드 동작 시도 턴온되도록 패스전압을 인가하여, 프로그램 동작 시 드레인 셀렉트 트랜지스터 및 소오스 셀렉트 트랜지스터에 의한 간섭 효과를 차단할 수 있다. On the other hand, the NAND flash memory device includes a first dummy word line which is connected to the source select transistor and a source select transistor connected to a drain select transistor and a ground terminal connected to the bit line comprising a dummy word line to present the invention and a second dummy word line connected to the drain select transistor, and the first dummy word line and the second comprises a plurality of memory cells connected in series between the dummy word line, the program operation, the first and second dummy by applying a pass voltage to the word line and turned on, Turn on, attempts the read operation, can block the interference effect due to the programming operation when the drain select transistor and source select transistor.

본 발명의 실시예에 따른 더미 워드라인을 구비한 낸드 플래시 메모리 장치는 비트라인에 접속되는 드레인 셀렉트 트랜지스터와, 접지단자에 접속되는 소오스 셀렉트 트랜지스터와, 소오스 셀렉트 트랜지스터와 접속되는 제1 더미 트렌지스터와, 드레인 셀렉트 트랜지스터와 접속되는 제2 더미 트랜지스터, 및 제1 더미 트랜지스터 및 제2 더미 트랜지스터 사이에 직렬로 접속된 다수의 메모리 셀을 포함하며, 프로그램 동작 시 제1 및 제2 더미 트랜지스터의 워드라인을 플로팅시키고 리드 동작 시 턴온되도록 패스전압을 인가하여, 프로그램 동작 시 드레인 셀렉트 트 랜지스터 및 소오스 셀렉트 트랜지스터에 의한 간섭 효과를 차단할 수 있다. And a source select transistor NAND flash memory device having a dummy word line in accordance with an embodiment of the present invention is connected to a drain select transistor and a ground terminal connected to the bit line, transistor first pile to be connected to the source select transistor, drain select the second dummy transistor is connected to the transistor, and a first dummy transistor and a second comprises a plurality of memory cells connected in series between the dummy transistor, and the program operation time of the first and second floating the word lines of the dummy transistors and applying a pass voltage to be turned on during the read operation, can block the interference effect due to the programming operation when the drain select transistors and a source select transistor.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. However, the invention is not limited to the embodiments set forth herein may be embodied in many different forms, but the scope of the present invention is not limited to the embodiments described in the following. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. These exemplary embodiments, and is to complete the disclosure of the present invention is provided for to those of ordinary skill cycle fully convey the concept of the invention, the scope of the invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. On the other hand, and which film may be in direct contact with any film wherein another film or a semiconductor substrate wherein when the base material said to be in "phase" of the other layer or the semiconductor substrate, or may in the meantime may be disposed a third film. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. In addition, the thickness or size of each layer shown in the drawings may be exaggerated for the purpose of convenience or clarity. 도면 상에서 동일 부호는 동일한 요소를 지칭한다. Same numerals in the drawings refers to the same element.

도 3은 본 발명의 실시예에 따른 낸드 플래시 메모리 장치를 설명하기 위한 회로도이다. 3 is a circuit diagram illustrating a NAND flash memory device according to an embodiment of the invention.

도 3을 참조하면, 본 발명의 실시예에 따른 낸드 플래시 메모리 장치에서 하나의 스트링(S1)은 비트라인(BL1)에 접속되는 드레인 셀렉트 트랜지스터(DST)와, 접지단자에 접속되는 소오스 셀렉트 트랜지스터(SST)와, 소오스 셀렉트 트랜지스터(SST)에 접속되는 제1 더미 트랜지스터(DT1)와, 드레인 셀렉트 트랜지스터(DST)에 접속되는 제2 더미 트랜지스터(DT2)와, 제1 및 제2 더미 트랜지스터(DT1 및 DT2) 사이에 직렬로 접속된 다수의 메모리 셀(C00 내지 C31)을 포함한다. 3, the one string (S1) has a source connected to the drain select transistor (DST) to be connected to the bit line (BL1), a ground terminal select transistor in the NAND flash memory device according to an embodiment of the present invention ( SST) and, as the first dummy transistor (DT1) is connected to a source select transistor (SST), the second dummy transistor (DT2 connected to a drain select transistor (DST)), first and second dummy transistor (DT1 and DT2) includes a plurality of memory cells (C00 to C31) connected in series between. 여기서, 회로의 설계에 따라 셀렉트 트랜지스터(DST 및 SST) 사이에 16개, 32개 또는 64개의 메모리 셀이 직렬로 접속될 수 있으며, 32개의 메모리 셀이 직렬로 접속된 경우를 예로써 설명하기로 한다. Here, in explaining the case the select transistor may be 16 between (DST and SST), 32 or 64 memory cells are connected in series, depending on the design of the circuit, 32 memory cells are connected in series by way of example do.
한편, 상기 더미 트랜지스터들은 상기 소오스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터와 같은 단층 게이트로 구성된 트랜지스터이다. On the other hand, the dummy transistors are comprised of single-layer gate transistor, such as the source select transistor, drain select transistor.

한편, 드레인 셀렉트 트랜지스터(DST)의 게이트 라인은 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)의 게이트 라인은 소오스 셀렉트 라인(SSL)이 되며, 메모리 셀(C00 내지 C31)들의 게이트 라인은 워드라인(WL00 내지 WL31)이 된다. On the other hand, the gate line of the drain select transistor (DST) is a drain select line (DSL), a gate line of the source select transistor (SST) is a source select line (SSL), a gate line of the memory cells (C00 to C31) is a word line (WL00 to WL31). 그리고, 제1 더미 트랜지스터(DT1)의 게이트 라인은 제1 더미 워드라인(DWL1)이 되고, 제2 더미 트랜지스터(DT2)의 게이트 라인은 제2 더미 워드라인(DWL2)이 된다. Then, the gate lines of the first dummy transistor (DT1) is a first dummy word line (DWL1), a gate line of the second dummy transistor (DT2) is the second dummy word line (DWL2).

상기의 구조로 이루어진 스트링 구조에서, 프로그램 동작 시 프로그램될 메모리 셀이 연결된 워드라인에는 높은 전위의 프로그램 전압(예를 들면, 18V)을 인가하고, 나머지 워드라인에는 패스 전압을 인가한다. Applying a structure in a string consisting of the above structure, when the program operation, the high potential of the word line program voltage the memory cell is connected to the program (for example, 18V), and applying a pass voltage, the remaining word lines. 그리고, 제1 및 제2 더미 워드라인에도 패스 전압을 인가한다. Then, applying a pass voltage to the first and second dummy word line.

만일, 소오스 셀렉트 라인(SSL)과 인접한 제1 워드라인(WL00)에 연결된 메모리 셀(C00)을 프로그램 하는 경우, 제1 더미 워드라인(DWL1)에 의해 제1 메모리 셀(C00)이 소오스 셀렉트 트랜지스터(SST)의 포텐셜에 의한 간섭 효과의 영향을 받지 않는다. If, a source select line (SSL) and adjacent the first word line when a program a memory cell (C00) is connected to the (WL00), a first pile of the first memory cell (C00) by a word line (DWL1) the source select transistor not affected by the interference effect by the potential of the (SST). 따라서, 프로그램 동작 속도가 저하되지 않고, 제1 메모리 셀(C0)이 정상적인 속도로 프로그램된다. Therefore, it is not decreased, the program operating speed, the first memory cell (C0) is programmed with the correct speed.

마찬가지로, 드레인 셀렉트 라인(DSL)과 인접한 제32 워드라인(WL31)에 연결 된 메모리 셀(C31)을 프로그램 하는 경우, 제1 더미 워드라인(DWL2)에 의해 제31 메모리 셀(C31)이 드레인 셀렉트 트랜지스터(DST)의 포텐셜에 의한 간섭 효과의 영향을 받지 않는다. Similarly, the drain select line (DSL) and adjacent to the case of 32 programs the memory cell (C31) connected to the word line (WL31), a first pile 31 of memory cell (C31) by a word line (DWL2) and the drain select not affected by the interference effect by the potential of the transistor (DST). 따라서, 프로그램 동작 속도가 저하되지 않고, 제32 메모리 셀(C31)이 정상적인 속도로 프로그램된다. Therefore, it is not decreased, the program operation speed is, the 32 memory cells (C31) is a program at the correct speed.

이렇게, 메모리 셀이 셀렉트 트랜지스터(DST 및 SST) 사이의 몇 번째에 위치하느냐에 상관없이 균일한 프로그램 속도를 얻을 수 있어, 균일한 프로그램 문턱 전압 분포를 얻을 수 있다. To do this, it is the memory cell to obtain a uniform application rate several Regardless position to a second between the select transistor (DST and SST), it is possible to obtain a uniform distribution of program threshold voltages.

상술한 바와 같이, 본 발명은 드레인 셀렉트 라인 및 워드라인 사이와 소오스 셀렉트 라인 및 워드라인 사이에 더미 워드라인을 각각 설치하고, 프로그램 동작이나 리드 동작 시에는 더미 워드라인에 리드 전압을 인가함으로써, 셀렉트 트랜지스터의 포텐셜에 따른 간섭 효과를 차단하여 셀렉트 트랜지스터와 인접한 메모리 셀의 프로그램 동작 속도가 저하되는 것을 방지할 수 있다. As described above, the present invention by applying a read voltage to the dummy word line at the time of each installation of the dummy word lines between a drain select line and the word line source select line and a word line, and the program operation and the read operation, the select can be prevented by blocking the effect of interference in accordance with the potential of a transistor decreases, the program operation speed of the adjacent memory cell and the select transistor.

Claims (1)

  1. 비트라인에 접속되는 드레인 셀렉트 트랜지스터; The drain select transistor connected to the bit line;
    접지단자에 접속되는 소오스 셀렉트 트랜지스터; A source select transistor is connected to the ground terminal;
    상기 소오스 셀렉트 트랜지스터와 접속되는 제1 더미 트랜지스터; A first dummy transistor connected with the source select transistor;
    상기 드레인 셀렉트 트랜지스터와 접속되는 제2 더미 트랜지스터; A second dummy transistor is connected to the drain select transistor; And
    상기 제1 더미 트랜지스터 및 상기 제2 더미 트랜지스터 사이에 직렬로 접속된 다수의 메모리 셀을 포함하며, Includes a plurality of memory cells connected in series between the first dummy transistor and the second dummy transistor,
    상기 제1 및 제2 더미 트랜지스터들은 단층 게이트로 구성된 트랜지스터이고, The first and second dummy transistor are of the transistor consisting of a single-layer gate,
    프로그램 동작이나 리드 동작 시 턴온되도록 패스전압을 인가하여, 상기 프로그램 동작 시 상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터에 의한 간섭 효과를 차단하는 낸드 플래시 메모리 장치. When applying a pass voltage to be turned on during the program operation and the read operation, the program operation of NAND flash memory device to block the interference effect due to the drain select transistor and the source select transistor.
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