KR20060072746A - Metal line formation method of semiconductor device - Google Patents

Metal line formation method of semiconductor device Download PDF

Info

Publication number
KR20060072746A
KR20060072746A KR1020040111466A KR20040111466A KR20060072746A KR 20060072746 A KR20060072746 A KR 20060072746A KR 1020040111466 A KR1020040111466 A KR 1020040111466A KR 20040111466 A KR20040111466 A KR 20040111466A KR 20060072746 A KR20060072746 A KR 20060072746A
Authority
KR
South Korea
Prior art keywords
interlayer insulating
film
insulating film
barrier metal
forming
Prior art date
Application number
KR1020040111466A
Other languages
Korean (ko)
Other versions
KR100613381B1 (en
Inventor
김정호
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040111466A priority Critical patent/KR100613381B1/en
Publication of KR20060072746A publication Critical patent/KR20060072746A/en
Application granted granted Critical
Publication of KR100613381B1 publication Critical patent/KR100613381B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer

Abstract

소정의 하부 구조를 가지는 반도체 기판 위에 제1 층간 절연막을 적층하는 단계, 제1 층간 절연막에 비아홀을 형성하는 단계, 비아홀에 텅스텐을 채워 텅스텐 플러그를 형성하는 단계, 텅스텐 플러그와 제1 층간 절연막 위에 제1 베리어 금속막 패턴을 형성하는 단계, 제1 베리어 금속막 패턴과 제1 층간 절연막 위에 제2 층간절연막을 적층하는 단계, 제2 층간 절연막을 사진 식각하여 트렌치를 형성하는 단계, 트렌치 내벽과 제1 베리어 금속막 위, 그리고 제2 층간 절연막 위에 제2 베리어 금속막을 형성하는 단계, 트렌치 내부에 금속 박막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.Stacking a first interlayer insulating film on a semiconductor substrate having a predetermined substructure, forming a via hole in the first interlayer insulating film, forming a tungsten plug by filling tungsten in the via hole, and forming a tungsten plug on the tungsten plug and the first interlayer insulating film Forming a barrier metal film pattern, laminating a second interlayer insulating film on the first barrier metal film pattern and the first interlayer insulating film, forming a trench by photo etching the second interlayer insulating film, and forming the trench inner wall and the first layer Forming a second barrier metal film on the barrier metal film and on the second interlayer insulating film; and forming a metal thin film inside the trench.

금속 박막, 금속 배선, 베리어 금속막Metal thin film, metal wiring, barrier metal film

Description

반도체 소자의 금속 배선 형성 방법{METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}Metal wire formation method of semiconductor device {METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1b는 종래의 금속 배선에 형성된 홀을 도시한 도면이다. 1A to 1B illustrate a hole formed in a conventional metal wiring.

도 2 내지 도 7은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다. 2 to 7 are diagrams illustrating a method of manufacturing a semiconductor device according to one embodiment of the present invention for each manufacturing process.

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 더욱 상세하게는 싱글 다마신 공정(single damascene process)을 이용하여 반도체 소자의 금속 배선을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices using a single damascene process.

일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다. Generally, the metal wiring of a semiconductor element connects the circuit formed in the semiconductor substrate through the electrical connection and pad connection between semiconductor elements using metal thin films, such as aluminum, its alloy, and copper.

이러한 금속 배선의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉홀를 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉홀를 채우는 금속 플러그를 형성한다. 그리 고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선을 형성한다.In order to connect the device electrodes and pads separated by an insulating film such as an oxide film, the metal wiring is first formed by selectively etching the insulating film to form a contact hole, and then forming a metal plug that fills the contact hole using barrier metal and tungsten. . Then, a metal thin film is formed on the upper portion and patterned to form a metal wiring for connecting the device electrode and the pad.

이와 같은 금속 배선을 패터닝하기 위하여 주로 포토리소그래피(photolithography) 공정을 이용하는 데, 반도체 소자의 미세화에 따라 금속 배선의 CD(critical dimension)가 점차적으로 작아짐으로 해서 금속 배선의 미세 패턴을 형성하는 데 어려움이 있다. 따라서, 이러한 것을 방지하여 미세 패턴의 금속 배선을 용이하게 형성하기 위하여 도입된 것이 다마신 공정이다.In order to pattern the metal wiring, a photolithography process is mainly used, and as the semiconductor device becomes smaller, the CD (critical dimension) of the metal wiring is gradually smaller, making it difficult to form a fine pattern of the metal wiring. have. Therefore, the damascene process is introduced in order to prevent this and to easily form a fine pattern metal wiring.

다마신 공정은 층간 절연막의 접촉홀에 텅스텐 플러그를 형성한 후, 그 위에 저유전체 물질(Low-K)을 적층하여 사진 식각 공정에 의해 금속 배선 패턴이 형성될 트렌치(trench)를 형성한다. In the damascene process, a tungsten plug is formed in a contact hole of an interlayer insulating layer, and then a low dielectric material (Low-K) is stacked thereon to form a trench in which a metal wiring pattern is to be formed by a photolithography process.

트렌치 내벽에는 금속 박막과 금속 씨드막을 연속적으로 증착한다.On the inner wall of the trench, a metal thin film and a metal seed film are continuously deposited.

그런 다음, 트렌치 영역을 금속 박막으로 채운 다음 CMP(chemical mechanical polishing) 공정을 거쳐 금속 박막을 평탄화함으로써 미세한 금속 배선층을 형성하는 것이다.Then, the trench region is filled with a metal thin film, and then a fine metal wiring layer is formed by planarizing the metal thin film through a chemical mechanical polishing (CMP) process.

이때, 트렌치 영역의 내벽에 증착되어 있는 금속 씨드막(seed layer)은 금속 박막의 증착을 돕는다. 여기서, 금속 씨드막의 형성이 불량하면 금속 박막의 증착이 어렵다. 이러한 금속 씨드막은 베리어(barrier) 금속막 위에 증착된다.At this time, the metal seed layer deposited on the inner wall of the trench region helps to deposit the metal thin film. Here, if the metal seed film is poorly formed, it is difficult to deposit the metal thin film. This metal seed film is deposited on the barrier metal film.

베리어 금속막은 하부 박막의 전도층 사이의 반응을 방지하기 위하여 탄탈 나이트라이드(TaN) 및 탄탈륨(Ta)으로 형성한다.The barrier metal film is formed of tantalum nitride (TaN) and tantalum (Ta) to prevent a reaction between the conductive layers of the lower thin film.

한편, 이와 같은 금속 씨드막과 베리어 금속막은 트렌치 내벽에 100Å이하의 두께로 증착된다.On the other hand, such a metal seed film and a barrier metal film are deposited on the inner wall of the trench with a thickness of 100 GPa or less.

이에 따라, 금속 씨드막과 베리어 금속막 형성시 트렌치의 깊이와 폭에 따라 미쳐 증착되지 않은 공간이 발생한다.Accordingly, when the metal seed film and the barrier metal film are formed, spaces that are not deposited due to the depth and width of the trench are generated.

이에 따라 도 1a 내지 도 1b에 도시한 바와 같이, 종래의 싱글 다마신 공정 과정으로 형성된 금속 배선은 홀(hole)이 발생한다. Accordingly, as shown in FIGS. 1A to 1B, holes are generated in the metal wiring formed by the conventional single damascene process.

이러한 홀은 금속 박막을 증착하는 과정 중에 발생하는 것이다. 즉, 트렌치 영역에 증착된 금속 씨드막과 베리어 금속막의 불량으로 인해 트렌치를 금속 박막으로 채우는 과정 중에 미쳐 채워지지 않은 공간이 발생하여 금속 배선에 홀로 남는 것이다. 이러한 홀은 반도체 소자의 전기적 특성을 저하시키며, 신뢰성을 저하시킨다.These holes are generated during the deposition of the metal thin film. That is, due to the defect of the metal seed film and the barrier metal film deposited in the trench region, an unfilled space is generated during the process of filling the trench with the metal thin film and remains alone in the metal wiring. These holes lower the electrical characteristics of the semiconductor device and lower the reliability.

본 발명의 기술적 과제는 금속 배선에 홀이 형성되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device that can prevent the formation of holes in the metal wiring.

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 하부 구조를 가지는 반도체 기판 위에 제1 층간 절연막을 적층하는 단계, 상기 제1 층간 절연막에 비아홀을 형성하는 단계, 상기 비아홀에 텅스텐을 채워 텅스텐 플러그를 형성하는 단계, 상기 텅스텐 플러그와 상기 제1 층간 절연막 위에 제1 베리어 금속막 패턴을 형성하는 단계, 상기 제1 베리어 금속막 패턴과 상기 제1 층간 절연막 위에 제2 층간절연막을 적층하는 단계, 상기 제2 층간 절연막을 사진 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내벽과 상기 제1 베리어 금속막 위, 그리고 제2 층간 절연막 위에 제2 베리어 금속막을 형성하는 단계, 상기 트렌치 내부에 금속 박막을 형성하는 단계를 포함한다.In the method of forming a metal interconnection of a semiconductor device according to the present invention, the method may include: depositing a first interlayer insulating layer on a semiconductor substrate having a predetermined substructure, forming a via hole in the first interlayer insulating layer, and filling tungsten in the via hole. Forming a first barrier metal film pattern on the tungsten plug and the first interlayer insulating film; stacking a second interlayer insulating film on the first barrier metal film pattern and the first interlayer insulating film; Photo-etching a second interlayer insulating film to form a trench, forming a second barrier metal film on the inner wall of the trench, the first barrier metal film, and a second interlayer insulating film, and forming a metal thin film in the trench Steps.

상기 제1 베리어 금속막의 두께가 300Å이하인 것이 바람직하다.It is preferable that the thickness of the said first barrier metal film is 300 kPa or less.

상기 제1 베리어 금속막 및 상기 제2 베리어 금속막은 탄탈륨으로 이루어지는 것이 바람직하다.Preferably, the first barrier metal film and the second barrier metal film are made of tantalum.

상기 제1 층간 절연막을 적층하는 단계는 제1 식각를 포함하는 것이 바람직하다.The stacking of the first interlayer insulating layer preferably includes a first etching.

상기 제2 층간 절연막을 적층하는 단계에서는 제2 식각 정지막과 저유전율 절연막을 적층하는 것이 바람직하다.In the stacking of the second interlayer insulating layer, the second etch stop layer and the low dielectric constant insulating layer may be stacked.

화학적 금속적 연마 공정에 의해 상기 제2 층간 절연막 위의 제2 금속 박막, 금속 씨드막 및 제2 베리어 금속막을 제거하는 단계를 더 포함하는 것이 바람직하다.The method may further include removing the second metal thin film, the metal seed film, and the second barrier metal film on the second interlayer insulating film by a chemical metallic polishing process.

반도체 기판, 상기 반도체 기판 위에 형성되어 있고, 비아홀을 가지는 제1 층간 절연막, 상기 비아홀에 텅스텐을 채워 형성한 텅스텐 플러그, 상기 제1 층간 절연막 및 상기 텅스텐 플러그 위에 형성된 상기 제1 베리어 금속막 패턴, 상기 제1 층간 절연막 위에 형성되어 있는 상기 제2 층간 절연막, 상기 제1 베리어 금속막 패턴 위 및 상기 제2 층간 절연막 내벽과 접촉하는 제2 베리어 금속막을 포함한다.A first interlayer insulating film formed on the semiconductor substrate and having a via hole, a tungsten plug formed by filling tungsten in the via hole, the first barrier metal film pattern formed on the first interlayer insulating film and the tungsten plug, And a second barrier metal film formed on the first interlayer insulating film, a second barrier metal film on the first barrier metal film pattern and in contact with an inner wall of the second interlayer insulating film.

상기 제2 층간 절연막은 상기 제1 층간 절연막 위 및 상기 제1 베리어 금속막 패턴의 일부를 덮고 있는 것이 바람직하다.The second interlayer insulating film preferably covers the first interlayer insulating film and a part of the first barrier metal film pattern.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, area, plate, etc. is over another part, this includes not only the part directly above the other part but also another part in the middle. On the contrary, when a part is just above another part, it means that there is no other part in the middle.

이제 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of forming metal wirings of a semiconductor device according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정 단계별로 나타낸 단면도이다.2 to 7 are cross-sectional views illustrating a method of forming metal wires in a semiconductor device according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 우선, 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1) 위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막(3)을 식각할 경우 식각 정지점으로 이용하기 위하여 제1 식각 정지막(2)을 형성한다. 그리고, 제1 식각 정지막(2) 상부에 층간 절연막(3)을 적층한다. 이후, 층간 절연막(3)을 식각하여 비아홀(6)을 형성하고, 베 리어막(7)을 증착한다.As shown in FIG. 2, a method of forming metal wires in a semiconductor device according to an embodiment of the present invention is first performed by a conductive layer and a subsequent process on a semiconductor substrate 1 including a device electrode or a thin film on which a conductive layer is formed. The first etch stop layer 2 is formed to prevent a reaction with the formed metal wiring and to use the etch stop point when the interlayer insulating layer 3 is etched in a subsequent process. In addition, an interlayer insulating layer 3 is stacked on the first etch stop layer 2. Thereafter, the interlayer insulating layer 3 is etched to form the via hole 6, and the barrier layer 7 is deposited.

이 때, 제1 식각 정지막(2)은 PECVD(Plasma Enhanced CVD) 장비를 이용하여 산화 질화막(SiON)으로 형성하는 것이 바람직하다. In this case, the first etch stop layer 2 may be formed of an oxynitride layer (SiON) using PECVD (Plasma Enhanced CVD) equipment.

PECVD 방법은 0 내지 500 sccm의 SiH4 ,0 내지 5000 sccm의 N2O , 0 내지 50000 sccm의 N2 를 혼합한 기체를 사용하고, 여기에 He, Ne 또는 Ar 등의 불활성 기체를 첨가하여 희석된 증착용 혼합 기체를 사용하여 박막 균일도를 향상시킬 수 있다.  PECVD method uses a mixture of 0 to 500 sccm of SiH 4, 0 to 5000 sccm of N 2 O, and 0 to 50000 sccm of N 2, and adds an inert gas such as He, Ne, or Ar to dilute deposition mixture. Gas can be used to improve thin film uniformity.

그리고, 제1 식각 정지막(2)과 층간 절연막(3)을 동일한 챔버에서 형성한다. 즉, 제1 식각 정지막(2)을 형성한 후 진공 상태를 유지하면서 동일한 챔버에서 층간 절연막(3)을 형성하는 것이 바람직하다. 이는 제1 식각 정지막(2)을 형성하는 증착 기체의 혼합 비율, 플라즈마 여기 전력, 기판 온도, 챔버 압력 등의 PECVD 장비 인자를 정확하게 조절함으로써 비정질 실리콘 또는 폴리 실리콘, Si-N, Si-O 함량을 특정하게 갖도록 하기 위함이다. The first etch stop film 2 and the interlayer insulating film 3 are formed in the same chamber. That is, after the first etch stop layer 2 is formed, it is preferable to form the interlayer insulating layer 3 in the same chamber while maintaining the vacuum state. This is precisely controlled PECVD equipment parameters such as the mixing ratio of the deposition gas, the plasma excitation power, the substrate temperature, the chamber pressure and the like to form the first etch stop film (2) content of amorphous silicon or polysilicon, Si-N, Si-O This is to have a specific value.

이렇게 형성된 제1 식각 정지막(2)은 후속으로 이루어지는 식각 공정에서 층간 절연막(3)의 식각률(etch rate) 차이에 의한 과식각에 의해 발생하기 쉬운 패턴 불량 및 하부 박막의 손상 등을 방지할 수 있다.The first etch stop layer 2 formed as described above may prevent pattern defects and damage to the lower thin film, which are likely to occur due to overetching due to the difference in the etch rate of the interlayer insulating layer 3 in a subsequent etching process. have.

그 다음, 도 3에 도시한 바와 같이, 비아홀(6)은 텅스텐으로 채워 텅스텐 플러그(8)를 형성한다.Then, as shown in FIG. 3, the via hole 6 is filled with tungsten to form a tungsten plug 8.

이어, 베리어 금속막(9)을 증착하고, 이것을 트렌치가 형성될 영역에만 형성하기 위해 트렌치 마스크 패턴으로 사진 공정 및 식각 공정을 사용하여 베리어 금 속막(9)을 형성한다. 이와 같이 형성된 베리어 금속막(9)의 두께는 300Å이하로 일정하다. Subsequently, the barrier metal film 9 is deposited, and the barrier metal film 9 is formed using a photolithography process and an etching process with a trench mask pattern so as to form the barrier metal film 9 only in the region where the trench is to be formed. The thickness of the barrier metal film 9 thus formed is constant to 300 mW or less.

이어, 도 4에 도시한 바와 같이, 층간 절연막(3)과 베리어 금속막(9) 위에 제2 식각 정지막(4) 및 저유전체 물질층(5)을 적층하고, 트렌치를 형성하기 위한 트렌치 패턴(도시하지 않음)을 형성한다. 그리고 트렌치 패턴을 마스크로 하여 저유전체 물질층(5)을 식각하여 제거함으로써 금속 배선이 형성될 트렌치를 형성한다. Next, as shown in FIG. 4, a trench pattern for stacking a second etch stop film 4 and a low dielectric material layer 5 on the interlayer insulating film 3 and the barrier metal film 9 and forming a trench is then formed. (Not shown). The low dielectric material layer 5 is etched and removed using the trench pattern as a mask to form a trench in which metal wirings are to be formed.

이때, 제2 식각 정지막(4)은 층간 절연막(3)의 상부 표면에서 정확히 식각이 끝나고, 층간 절연막(3)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 한다. 이와 같이, 층간 절연막(3)의 상부에 제2 식각 정지막(4)을 증착함으로써 저유전체 물질층(5)의 식각 시 층간 절연막(3)의 표면이 함께 식각되는 현상을 방지할 수 있다. In this case, the second etch stop layer 4 serves to prevent the etching of the upper surface portion of the interlayer insulating layer 3 from being etched exactly on the upper surface of the interlayer insulating layer 3. As such, the second etch stop layer 4 may be deposited on the interlayer insulating layer 3 to prevent the surface of the interlayer insulating layer 3 from being etched when the low dielectric material layer 5 is etched.

여기서, 제2 식각 정지막(4)이 노출되고, 저유전체 물질층(5)의 식각이 완료된 후, 저유전체 물질층(5)의 상부에 위치한 트렌치 패턴을 제거한다. 이때, 제2 식각 정지막(4)은 절연막이므로 금속배선으로부터 하부 텅스텐 플러그(8)의 전도층으로 전류를 도통시키기 위하여 제거하는 것이 바람직하다.Here, after the second etch stop layer 4 is exposed and the etching of the low dielectric material layer 5 is completed, the trench pattern positioned on the low dielectric material layer 5 is removed. At this time, since the second etch stop film 4 is an insulating film, it is preferable to remove the second etch stop film 4 so as to conduct current from the metal wiring to the conductive layer of the lower tungsten plug 8.

그 다음, 도 5에 도시한 바와 같이, 금속 박막을 증착하기 이전에 금속 박막과 텅스텐 플러그(8)를 통한 반도체 기판(1)의 하부 박막의 전도층 사이의 반응을 방지하기 위하여 트렌치 내벽과 베리어 금속막(9)의 상부 및 저유전체 물질층(5)의 상부 전면에 베리어 트렌치(barrier trench) 금속막(10)을 증착한다. Then, as shown in FIG. 5, the trench inner wall and barrier to prevent a reaction between the metal thin film and the conductive layer of the lower thin film of the semiconductor substrate 1 through the tungsten plug 8 prior to depositing the metal thin film. A barrier trench metal film 10 is deposited over the metal film 9 and over the upper surface of the low dielectric material layer 5.

종래에 베리어 금속막(9)과 베리어 트렌치 금속막(10)은 탄탈륨과 탄탈나이트라이드로 구성되었으나 본 발명에서는 탄탈륨만으로 구성한다.Conventionally, the barrier metal film 9 and the barrier trench metal film 10 are composed of tantalum and tantalum nitride, but only in the present invention.

따라서, 베리어 트렌치 금속막(10)은 Ta을 수백 Å의 두께로 증착하여 형성함으로써 베리어층(9, 10)의 두께를 충분히 확보할 수 있다. 이러한 베리어 트렌치 금속막(10)은 고유저항(resistivity)이 크기 때문에 전기 분해 (electroplating process deposition : EPD)에 의한 금속 박막의 형성 공정에서 박막 표면에 전자 공급을 원활히 하기 위하여 베리어 트렌치 금속막(10) 상부에 금속 씨드(seed)막(12)을 수백 Å의 두께로 증착한다. 금속 씨드막(12)은 구리(Cu)로 형성한다. Therefore, the barrier trench metal film 10 may be formed by depositing Ta to a thickness of several hundreds of microseconds to sufficiently secure the thickness of the barrier layers 9 and 10. Since the barrier trench metal film 10 has a high resistivity, the barrier trench metal film 10 is used to smoothly supply electrons to the surface of the thin film in a process of forming a metal thin film by electroplating process deposition (EPD). A metal seed film 12 is deposited on the top to a thickness of several hundred microseconds. The metal seed film 12 is made of copper (Cu).

이어, 도 6에 도시한 바와 같이, 금속 씨드막(12)을 전극으로 이용하여 전기 도금함으로써 금속 박막(11)을 형성한다. Next, as shown in FIG. 6, the metal thin film 11 is formed by electroplating using the metal seed film 12 as an electrode.

다음 단계로, 도 7에 도시한 바와 같이, CMP 공정에 의해 저유전체 물질층(5) 상부의 금속 박막(11)과 금속 씨드막(12) 및 베리어 트렌치 금속막(10)을 연마하여 제거함으로써 안정적인 반도체 소자의 금속 배선을 완성한다. 이러한 금속 배선은 구리 배선인 것이 바람직하다.Next, as illustrated in FIG. 7, the metal thin film 11, the metal seed film 12, and the barrier trench metal film 10 on the low dielectric material layer 5 are polished and removed by a CMP process. Complete the metal wiring of the stable semiconductor element. It is preferable that such metal wiring is copper wiring.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

본 발명에 따르면 다마신 공정에서 트렌치 영역을 형성하기 전에 베리어 금속막을 트렌치 영역에 형성함으로써 금속 박막의 증착을 안정화하여 금속 배선에 홀이 발생하는 것을 방지한다. 이를 통하여 소자의 전기적 특성을 향상시키고 보다 안정적인 소자를 구현한다. According to the present invention, the barrier metal film is formed in the trench region before the trench region is formed in the damascene process to stabilize the deposition of the metal thin film, thereby preventing the generation of holes in the metal wiring. This improves the electrical characteristics of the device and implements a more stable device.

Claims (8)

소정의 하부 구조를 가지는 반도체 기판 위에 제1 층간 절연막을 적층하는 단계,Stacking a first interlayer insulating film on a semiconductor substrate having a predetermined substructure, 상기 제1 층간 절연막에 비아홀을 형성하는 단계,Forming a via hole in the first interlayer insulating film; 상기 비아홀에 텅스텐을 채워 텅스텐 플러그를 형성하는 단계,Filling tungsten in the via hole to form a tungsten plug; 상기 텅스텐 플러그와 상기 제1 층간 절연막 위에 제1 베리어 금속막 패턴을 형성하는 단계,Forming a first barrier metal film pattern on the tungsten plug and the first interlayer insulating film; 상기 제1 베리어 금속막 패턴과 상기 제1 층간 절연막 위에 제2 층간절연막을 적층하는단계,Stacking a second interlayer insulating film on the first barrier metal film pattern and the first interlayer insulating film; 상기 제2 층간 절연막을 사진 식각하여 트렌치를 형성하는 단계,Photo-etching the second interlayer insulating film to form a trench; 상기 트렌치 내벽과 상기 제1 베리어 금속막 위, 그리고 제2 층간 절연막 위에 제2 베리어 금속막을 형성하는 단계,Forming a second barrier metal film on the trench inner wall, the first barrier metal film, and a second interlayer insulating film; 상기 트렌치 내부에 금속 박막을 형성하는 단계Forming a metal thin film in the trench 를 포함하는 반도체 소자의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제1항에서,In claim 1, 상기 제1 베리어 금속막의 두께가 300Å이하인 금속 배선 형성 방법.And a thickness of the first barrier metal film is 300 kW or less. 제1항에서,In claim 1, 상기 제1 베리어 금속막 및 상기 제2 베리어 금속막은 탄탈륨으로 이루어진 금속 배선 형성 방법.And the first barrier metal film and the second barrier metal film are formed of tantalum. 제1항에서, In claim 1, 상기 제1 층간 절연막을 적층하는 단계는 제1 식각를 포함하는 반도체 소자의 금속 배선 형성 방법.The stacking of the first interlayer insulating layer may include a first etching method. 제1항에서, In claim 1, 상기 제2 층간 절연막을 적층하는 단계에서는 제2 식각 정지막과 저유전율 절연막을 적층하는 반도체 소자의 금속 배선 형성 방법.Stacking the second etch stop layer and the low dielectric constant insulating layer in the stacking of the second interlayer insulating layer. 제1항에서, In claim 1, 화학적 금속적 연마 공정에 의해 상기 제2 층간 절연막 위의 제2 금속 박막, 금속 씨드막 및 제2 베리어 금속막을 제거하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.And removing the second metal thin film, the metal seed film and the second barrier metal film on the second interlayer insulating film by a chemical metallic polishing process. 반도체 기판,Semiconductor substrate, 상기 반도체 기판 위에 형성되어 있고, 비아홀을 가지는 제1 층간 절연막,A first interlayer insulating film formed on the semiconductor substrate and having via holes, 상기 비아홀에 텅스텐을 채워 형성한 텅스텐 플러그,A tungsten plug formed by filling tungsten in the via hole, 상기 제1 층간 절연막 및 상기 텅스텐 플러그 위에 형성된 상기 제1 베리어 금속막 패턴,The first barrier metal film pattern formed on the first interlayer insulating film and the tungsten plug; 상기 제1 층간 절연막 위에 형성되어 있는 상기 제2 층간 절연막,The second interlayer insulating film formed on the first interlayer insulating film, 상기 제1 베리어 금속막 패턴 위 및 상기 제2 층간 절연막 내벽과 접촉하는 제2 베리어 금속막A second barrier metal film on the first barrier metal film pattern and in contact with an inner wall of the second interlayer insulating film 을 포함하는 반도체 소자.Semiconductor device comprising a. 제7항에서, In claim 7, 상기 제2 층간 절연막은 상기 제1 층간 절연막 위 및 상기 제1 베리어 금속막 패턴의 일부를 덮고 있는 반도체 소자.And the second interlayer insulating film covers a portion of the first barrier metal film pattern on the first interlayer insulating film.
KR1020040111466A 2004-12-23 2004-12-23 Metal line formation method of semiconductor device KR100613381B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040111466A KR100613381B1 (en) 2004-12-23 2004-12-23 Metal line formation method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040111466A KR100613381B1 (en) 2004-12-23 2004-12-23 Metal line formation method of semiconductor device

Publications (2)

Publication Number Publication Date
KR20060072746A true KR20060072746A (en) 2006-06-28
KR100613381B1 KR100613381B1 (en) 2006-08-17

Family

ID=37165896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040111466A KR100613381B1 (en) 2004-12-23 2004-12-23 Metal line formation method of semiconductor device

Country Status (1)

Country Link
KR (1) KR100613381B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100854877B1 (en) * 2006-12-27 2008-08-28 주식회사 하이닉스반도체 Method of forming a metal wire in a semiconductor device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382544B1 (en) * 2000-11-22 2003-05-09 주식회사 하이닉스반도체 Method for Fabricating Line of Semiconductor Device
KR100447234B1 (en) * 2001-12-28 2004-09-04 주식회사 하이닉스반도체 Method for forming interconnect structures of semiconductor device

Also Published As

Publication number Publication date
KR100613381B1 (en) 2006-08-17

Similar Documents

Publication Publication Date Title
US7176571B2 (en) Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
KR20030027817A (en) Mask layer and interconnect structure for dual damascene semiconductor manufacturing
JP2008503073A (en) Manufacturing method of layer structure
US20050140012A1 (en) Method for forming copper wiring of semiconductor device
US7485574B2 (en) Methods of forming a metal line in a semiconductor device
KR100632115B1 (en) Method for forming the metal interconnection of semiconductor device
US10453794B2 (en) Interconnect structure for semiconductor devices
KR100613381B1 (en) Metal line formation method of semiconductor device
KR100552811B1 (en) Metal line formation method of semiconductor device
KR100588665B1 (en) Method for fabricating barrier metal of semiconductor device
KR100613383B1 (en) Metal line formation method of semiconductor device
KR100857989B1 (en) Metal line formation method of semiconductor device
KR100552810B1 (en) Metal line formation method of semiconductor device
KR101095998B1 (en) Method for forming semiconductor device
KR100476707B1 (en) Method of manufacturing a semiconductor device
KR0165379B1 (en) Layer wiring method of semiconductor device
KR20100076548A (en) Method for forming semiconductor device
KR100579856B1 (en) Metal line formation method of semiconductor device
KR100866122B1 (en) Method for forming metal line using dual damascene process
KR100613296B1 (en) Fabricating method of metal line in semiconductor device
KR101138082B1 (en) A method for forming a dual damascene pattern in semiconductor device
KR100686450B1 (en) Method for fabricating the dual damascen interconnection in semiconductor device
KR100607815B1 (en) Method for Forming Metal Line of Semiconductor Device
KR100735479B1 (en) Fabricating method of Metal line in semiconductor device
KR100770533B1 (en) Semiconductor device and method for manufacturing the semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee