KR100613296B1 - Fabricating method of metal line in semiconductor device - Google Patents

Fabricating method of metal line in semiconductor device Download PDF

Info

Publication number
KR100613296B1
KR100613296B1 KR1020050073276A KR20050073276A KR100613296B1 KR 100613296 B1 KR100613296 B1 KR 100613296B1 KR 1020050073276 A KR1020050073276 A KR 1020050073276A KR 20050073276 A KR20050073276 A KR 20050073276A KR 100613296 B1 KR100613296 B1 KR 100613296B1
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
film
semiconductor
metal
Prior art date
Application number
KR1020050073276A
Other languages
Korean (ko)
Inventor
이기민
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050073276A priority Critical patent/KR100613296B1/en
Application granted granted Critical
Publication of KR100613296B1 publication Critical patent/KR100613296B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—BASIC ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—BASIC ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—BASIC ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Abstract

본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 기판 위에 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 층간 절연막에 비아홀을 형성하는 단계, 비아홀을 포함한 층간 절연막 위에 희생막을 형성하는 단계, 선택적 식각 공정으로 희생막에 비아홀을 노출하는 트랜치를 형성하는 단계, 비아홀 및 트랜치를 매워 금속 배선을 형성하는 단계, 그리고 희생막을 제거하는 단계를 포함한다.In the method of forming a metal interconnection of a semiconductor device according to the present invention, forming an interlayer insulating film on a substrate, forming a via hole in the interlayer insulating film by a selective etching process, forming a sacrificial film on the interlayer insulating film including a via hole, a selective etching process Forming a trench that exposes the via hole in the sacrificial layer, filling the via hole and the trench to form a metal wiring, and removing the sacrificial layer.

다마신, 금속배선, 반도체 Damascene, metallization, semiconductor

Description

반도체 장치의 금속 배선 형성 방법{Fabricating method of Metal line in semiconductor device}Fabrication method of metal line in semiconductor device

도 1 및 2는 종래의 반도체 장치의 금속 배선을 형성하는 방법을 순서대로 도시한 단면도이다.1 and 2 are cross-sectional views sequentially showing a method of forming a metal wiring of a conventional semiconductor device.

도 3은 본 발명에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.3 is a cross-sectional view showing the metal wiring of the semiconductor device according to the present invention.

도 4 내지 도 6은 본 발명에 따른 반도체 장치의 금속 배선을 형성하는 방법을 공정 순서대로 도시한 단면도이다.4 to 6 are cross-sectional views showing a method of forming metal wirings of a semiconductor device according to the present invention in the order of processes.

본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 구리 배선을 포함하는 반도체 장치에 관한 것이다.TECHNICAL FIELD This invention relates to the metal wiring formation method of a semiconductor device. Specifically, It is related with the semiconductor device containing a copper wiring.

반도체 장치가 점점 고속화, 고집적화 되면서 반도체 장치 내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 이러한 금속 배선의 폭이 좁아져서 금속 배선의 저항 및 정전용량으로 인한 신호 지연이 발생한다. 따라서 이러한 신호 지연을 감소시키기 위하여 저저항 금속인 구리를 이용하고 있다.As semiconductor devices become faster and more integrated, miniaturization and multilayering of metal wirings formed in semiconductor devices have been achieved. As the width of the metal wiring becomes narrow, signal delay due to the resistance and capacitance of the metal wiring occurs. Therefore, copper, which is a low resistance metal, is used to reduce such signal delay.

구리는 종래 금속에 비해 식각이 잘 되지 않는 금속으로 구리 배선을 형성하 기 위해서는 먼저 트랜치를 형성하고, 트랜치를 매우도록 구리층을 형성한 후 화학적 기계적 연마를 하는 다마신 공정으로 배선을 형성한다. 이러한 다마신 공정을 이용한 반도체 장치를 제조하는 방법은 다음과 같다.Copper is a metal that is less etched than conventional metals in order to form a copper wiring, a trench is first formed, a copper layer is formed to form a trench, and then a wiring is formed by a damascene process of chemical mechanical polishing. A method of manufacturing a semiconductor device using such a damascene process is as follows.

도 1 및 도 2는 종래 기술에 따른 반도체 장치의 제조 방법을 순서대로 도시한 단면도이다.1 and 2 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1에 도시한 바와 같이, 하부 배선(10)이 형성되어 있는 기판(도시하지 않음) 위에 제1 층간 절연막(12), 식각 정지막(14)과 제2 층간 절연막(16)을 형성한다.As shown in FIG. 1, a first interlayer insulating film 12, an etch stop film 14, and a second interlayer insulating film 16 are formed on a substrate (not shown) on which the lower wiring 10 is formed.

그리고 감광막을 이용한 선택적 식각 공정으로 식각하여 제2 층간 절연막(16), 식각 정지막(1) 및 제1 층간 절연막(12)을 식각하여 비아(V)을 형성한다.The second interlayer insulating layer 16, the etch stop layer 1, and the first interlayer insulating layer 12 are etched by etching through a selective etching process using a photosensitive layer to form vias V. Referring to FIG.

이후 선택적 식각 공정으로 제2 층간 절연막(16)을 식각하여 비아(V)가 노출되는 트랜치(T)를 형성한다.Thereafter, the second interlayer insulating layer 16 is etched through a selective etching process to form a trench T through which the vias V are exposed.

다음 도 2에 도시한 바와 같이, 감광막(PR) 및 식각 정지막(14)을 제거한다. 이후 트랜치 내부를 구리로 매워 구리 배선(18)을 형성한다.Next, as shown in FIG. 2, the photoresist film PR and the etch stop film 14 are removed. The trench is then filled with copper to form a copper interconnect 18.

이와 같은 방법으로 트랜치(T)를 형성할 때 식각 정지막(14)을 사용하면 트랜치(T)의 깊이를 균일하게 형성할 수 있다. 그러나 식각 정지막(14)은 질화물 등과 같이 유전율이 높은 물질로 형성하는데, 이는 반도체 장치의 기생 저항을 증가시켜 동작 속도를 저하시킨다.When the trench T is formed in this manner, when the etch stop layer 14 is used, the depth of the trench T may be uniformly formed. However, the etch stop layer 14 is formed of a material having a high dielectric constant, such as nitride, which increases the parasitic resistance of the semiconductor device and decreases the operation speed.

이를 해결하기 위해서 식각 정지막을 사용하지 않는 경우에는 트랜치 하부 모서리가 더 식각되어 미세 트랜치(micro-trench)가 형성된다. 미세 트랜치는 트랜치에 금속을 매립할 때 미세 트랜치에 금속이 매립되지 않을 수 있다.In order to solve this problem, when the etch stop layer is not used, the lower edge of the trench is further etched to form a micro-trench. The fine trench may not be embedded in the fine trench when the metal is embedded in the trench.

따라서 본 발명의 기술적 과제는 식각 정지막을 사용하지 않아 기생 용량이 증가하지 않으면서도, 균일한 깊이를 가지는 트랜치를 형성하는 것이다.Therefore, the technical problem of the present invention is to form a trench having a uniform depth without increasing the parasitic capacitance by not using an etch stop film.

상기한 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 기판 위에 층간 절연막을 형성하는 단계, 선택적 식각 공정으로 층간 절연막에 비아홀을 형성하는 단계, 비아홀을 포함한 층간 절연막 위에 희생막을 형성하는 단계, 선택적 식각 공정으로 희생막에 비아홀을 노출하는 트랜치를 형성하는 단계, 비아홀 및 트랜치를 매워 금속 배선을 형성하는 단계, 그리고 희생막을 제거하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a metal interconnection of a semiconductor device, the method including forming an interlayer insulating film on a substrate, forming a via hole in the interlayer insulating film by a selective etching process, and forming a sacrificial film on the interlayer insulating film including the via hole. And forming a trench for exposing the via hole in the sacrificial layer through a selective etching process, filling the via hole and the trench to form a metal wiring, and removing the sacrificial layer.

층간 절연막은 저유전율 물질로 이루어질 수 있다.The interlayer insulating film may be made of a low dielectric constant material.

희생막은 질화 규소 또는 탄화규소로 형성할 수 있다.The sacrificial film may be formed of silicon nitride or silicon carbide.

층간 절연막과 희생막의 식각 선택비는 10:1일 수 있다.An etching selectivity of the interlayer insulating layer and the sacrificial layer may be 10: 1.

식각시 식각 기체는 CH3F를 10~50sccm, CF4를 5~20sccm, O2를 50~200sccm, 아르곤을 200~300sccm로 혼합한 기체이거나, Cl2를 100~150sccm, HBr를 10~30sccm, O2를 10~30sccm로 혼합한 기체일 수 있다.Etch gas is a mixture of CH 3 F 10 ~ 50sccm, CF 4 5 ~ 20sccm, O 2 50 ~ 200sccm, Argon 200 ~ 300sccm, Cl 2 100 ~ 150sccm, HBr 10 ~ 30sccm , O 2 may be a gas mixed in 10 ~ 30sccm.

금속 배선을 형성하는 단계는 기판 위에 금속막을 형성하는 단계, 그리고 희생막이 노출될 때까지 화학적 기계적 연마하는 단계를 포함할 수 있다.Forming the metal wires may include forming a metal film on the substrate, and chemical mechanical polishing until the sacrificial film is exposed.

금속 배선은 구리로 형성할 수 있다.The metal wiring can be formed of copper.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 구리 배선 및 그의 제조 방법을 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A copper wiring of a semiconductor device and a method of manufacturing the same will now be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 장치의 구리 배선을 도시한 단면도이다.3 is a cross-sectional view showing the copper wiring of the semiconductor device according to the present invention.

도 3에 도시한 바와 같이, 기판(100) 위에 층간 절연막(102)이 형성되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 금속 도전체(도시하지 않음)를 포함할 수 있다. 층간 절연막(102)은 유전율이 3.0이하의 저유전율 물질로 이루어진다.As shown in FIG. 3, an interlayer insulating film 102 is formed on the substrate 100. The substrate 100 may include individual devices (not shown) or metal conductors (not shown). The interlayer insulating film 102 is made of a low dielectric constant material having a dielectric constant of 3.0 or less.

층간 절연막(102)은 하부 도전체 또는 개별 소자를 노출하는 비아(V)를 포함한다. 그리고 층간 절연막(102) 위에는 바아(V)를 통해 하부 도전체 또는 개별 소자와 전기적으로 연결되는 금속 배선(106)이 형성되어 있다.Interlayer insulating film 102 includes vias (V) exposing the bottom conductor or individual devices. In addition, a metal wire 106 is formed on the interlayer insulating layer 102 to be electrically connected to the lower conductor or the individual element through the bar V.

금속 배선(106)은 확산 방지막(106a)과 금속층(106b)으로 이루어진다. 확산 방지막(106a)은 탄탈륨 실리콘 나이트라이드(TaSiN)막으로 형성되어 있다. 그리고 금속층(20)은 저저항 금속인 구리(Cu) 등의 도전 물질로 형성되어 있다.The metal wiring 106 is composed of a diffusion barrier film 106a and a metal layer 106b. The diffusion barrier 106a is formed of a tantalum silicon nitride (TaSiN) film. The metal layer 20 is made of a conductive material such as copper (Cu), which is a low resistance metal.

이와 같은 반도체 장치를 형성하는 방법을 도 4 내지 도 6을 참조하여 설명한다. 도 4 내지 도 6은 본 발명에 따른 반도체 장치를 형성하는 순서대로 도시한 단면도이다.A method of forming such a semiconductor device will be described with reference to FIGS. 4 to 6. 4 to 6 are cross-sectional views sequentially showing the semiconductor device according to the present invention.

도 4에 도시한 바와 같이, 기판(100) 위에 층간 절연막(102)을 형성한다. 층간 절연막(102)는 저유전율 물질로 형성한다. 다음 선택적 식각 공정으로 층간 절연막(102)에 비아(V)를 형성한다.As shown in FIG. 4, an interlayer insulating film 102 is formed over the substrate 100. The interlayer insulating film 102 is formed of a low dielectric material. Next, vias V are formed in the interlayer insulating layer 102 by a selective etching process.

도 5에 도시한 바와 같이, 비아(V)를 포함하는 층간 절연막(102) 위에 질화 규소(SiN) 또는 탄화규소(SiC)를 증착하여 희생막(104)을 형성한다. 그리고 희생막(104)을 선택적 식각하여 비아(V)를 노출하는 트랜치(T)를 형성한다.As illustrated in FIG. 5, a sacrificial layer 104 is formed by depositing silicon nitride (SiN) or silicon carbide (SiC) on the interlayer insulating layer 102 including the via (V). The sacrificial layer 104 is selectively etched to form a trench T exposing the vias V.

식각은 플라스마 장치를 이용하여 형성할 수 있으며 이때, 소스 전력(source power)은 300~500W, 바이어서 전력(bias power)은 0~200W이며 식각 기체는 CH3F를 10~50sccm, CF4를 5~20sccm, O2를 50~200sccm, 아르곤(Ar)을 200~300sccm로 혼합한 기체나 Cl2를 100~150sccm, HBr를 10~30sccm, O2를 10~30sccm로 혼합한 기체로 사용한다. 이러한 혼합 비율로 혼합한 식각 기체를 사용하면 층간 절연막(102)과 희생막(104)의 식각 선택비가 대략 10:1이 된다.Etching may be performed using a plasma apparatus, wherein source power is 300 to 500 W, bias power is 0 to 200 W, and etching gas is CH 3 F of 10 to 50 sccm, CF 4 . 5 to 20 sccm, 50 to 200 sccm of O 2 , 200 to 300 sccm of argon (Ar), 100 to 150 sccm of Cl 2 , 10 to 30 sccm of HBr, and 10 to 30 sccm of O 2 are used. . When the etching gas mixed in such a mixing ratio is used, the etching selectivity of the interlayer insulating film 102 and the sacrificial film 104 is approximately 10: 1.

본 발명의 실시예에서는 종래와 같은 식각 정지막을 포함하지 않는다. 그러나 본 발명의 실시예에서와 같은 혼합 기체를 사용하면 층간 절연막(102)과 희생막(104)의 식각 선택비 차를 크게 할 수 있으므로, 희생막(104)을 패터닝할 때 층간 절연막(102)이 식각되지 않으므로 미세 트랜치 등이 형성되지 않으면서도 균일한 깊이의 트랜치(T)를 형성할 수 있다.The embodiment of the present invention does not include the etching stop film as conventional. However, when the mixed gas as in the embodiment of the present invention is used, the difference in etching selectivity between the interlayer insulating film 102 and the sacrificial film 104 can be increased, so that when the sacrificial film 104 is patterned, the interlayer insulating film 102 is used. Since the etching is not performed, a trench T having a uniform depth may be formed without forming a fine trench or the like.

도 6에 도시한 바와 같이, 비아(V)와 트랜치(T)의 내벽에 금속을 증착하여 얇은 제1 금속막을 형성한다. 이후 제1 금속막에 의해 정의되는 비아 및 트랜치를 채우도록 제2 금속막을 형성한다. 제2 금속막은 저저항 금속인 구리를 사용한다.As shown in FIG. 6, metal is deposited on the inner walls of the vias V and the trenches T to form a thin first metal film. A second metal film is then formed to fill the vias and trenches defined by the first metal film. As the second metal film, copper which is a low resistance metal is used.

다음 금속막을 희생막(104)이 노출될 때까지 화학적 기계적 연마로 연마하여 비아(V) 및 트랜치(T)에 메워진 형태의 금속 배선(106)을 형성한다.Next, the metal film is polished by chemical mechanical polishing until the sacrificial film 104 is exposed to form a metal wiring 106 filled with vias V and trenches T.

다음 도 3에서와 같이 희생막(104)을 제거한다. 희생막(104)은 도 3에 도시한 바와 같이 층간 절연막(102)과 희생막(104)의 식각 선택비가 약 10:1인 조건에서 식각하여 제거한다. 이후 금속 배선(106) 위에 저유전율 물질로 이루어지는 절연막(도시하지 않음)을 더 형성할 수 있다.Next, the sacrificial layer 104 is removed as shown in FIG. 3. As shown in FIG. 3, the sacrificial layer 104 is removed by etching under the condition that the etching selectivity between the interlayer insulating layer 102 and the sacrificial layer 104 is about 10: 1. Thereafter, an insulating film (not shown) made of a low dielectric constant material may be further formed on the metal wire 106.

이처럼 본 발명의 실시예에서는 유전율이 높은 희생막(104)을 제거하기 때문에 저유전율의 물질 만으로 층간 절연막을 형성할 수 있어 유전율 증가에 따른 기생 용량의 증가를 최소화할 수 있다.As such, in the embodiment of the present invention, since the sacrificial film 104 having a high dielectric constant is removed, an interlayer insulating film may be formed using only a material having a low dielectric constant, thereby minimizing an increase in parasitic capacitance due to an increase in dielectric constant.

이상 기술한 바와 같이, 본 발명에서는 희생막을 이용하여 트랜치를 형성함으로써 식각 정지막을 형성하지 않아도 균일한 깊이의 트랜치를 형성할 수 있다. 그리고 반도체 소자의 층간 절연막 내에 유전율이 높은 식각 정지막이 포함되지 않으므로 유전율 증가에 따른 반도체 소자의 특성 저하 등이 발생하지 않아 소자의 신뢰성이 향상된다.As described above, in the present invention, a trench having a uniform depth can be formed without forming an etch stop film by forming a trench using a sacrificial film. In addition, since the etch stop layer having a high dielectric constant is not included in the interlayer insulating layer of the semiconductor device, the deterioration of characteristics of the semiconductor device due to the increase in the dielectric constant does not occur, thereby improving the reliability of the device.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims (7)

기판 위에 층간 절연막을 형성하는 단계,Forming an interlayer insulating film on the substrate, 선택적 식각 공정으로 상기 층간 절연막에 비아홀을 형성하는 단계,Forming via holes in the interlayer insulating layer by a selective etching process; 상기 비아홀을 포함한 상기 층간 절연막 위에 희생막을 형성하는 단계,Forming a sacrificial film on the interlayer insulating film including the via hole; 선택적 식각 공정으로 상기 희생막에 상기 비아홀을 노출하는 트랜치를 형성하는 단계,Forming a trench to expose the via hole in the sacrificial layer by a selective etching process; 상기 비아홀 및 상기 트랜치를 매워 금속 배선을 형성하는 단계, 그리고Filling the via hole and the trench to form a metal wiring; and 상기 희생막을 제거하는 단계Removing the sacrificial layer 를 포함하는 반도체 장치의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제1항에서,In claim 1, 상기 층간 절연막은 저유전율 물질로 이루어지는 반도체 장치의 금속 배선 형성 방법.And the interlayer insulating film is formed of a low dielectric constant material. 제2항에서,In claim 2, 상기 희생막은 질화 규소 또는 탄화규소로 형성하는 반도체 장치의 금속 배선 형성 방법.And the sacrificial film is formed of silicon nitride or silicon carbide. 제1항에서,In claim 1, 상기 층간 절연막과 상기 희생막의 식각 선택비는 10:1인 반도체 장치의 금속 배선 형성 방법.And an etching selectivity ratio between the interlayer insulating layer and the sacrificial layer is 10: 1. 제4항에서,In claim 4, 상기 식각시 식각 기체는 CH3F를 10~50sccm, CF4를 5~20sccm, O2를 50~200sccm, 아르곤을 200~300sccm로 혼합한 기체이거나, Cl2를 100~150sccm, HBr를 10~30sccm, O2를 10~30sccm로 혼합한 기체인 반도체 장치의 금속 배선 형성 방법.The etching gas is a mixture of CH 3 F 10 ~ 50sccm, CF 4 5 ~ 20sccm, O 2 50 ~ 200sccm, Argon 200 ~ 300sccm, Cl 2 100 ~ 150sccm, HBr 10 ~ 30sccm, O 2 to a metal wiring method for forming a substrate of a semiconductor device mixed with 10 ~ 30sccm. 제1항에서,In claim 1, 상기 금속 배선을 형성하는 단계는Forming the metal wiring 상기 기판 위에 금속막을 형성하는 단계, 그리고Forming a metal film on the substrate, and 상기 희생막이 노출될 때까지 화학적 기계적 연마하는 단계Chemical mechanical polishing until the sacrificial layer is exposed 를 포함하는 반도체 장치의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제1항에서,In claim 1, 상기 금속 배선은 구리로 형성하는 반도체 장치의 금속 배선 형성 방법.And the metal wiring is formed of copper.
KR1020050073276A 2005-08-10 2005-08-10 Fabricating method of metal line in semiconductor device KR100613296B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050073276A KR100613296B1 (en) 2005-08-10 2005-08-10 Fabricating method of metal line in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050073276A KR100613296B1 (en) 2005-08-10 2005-08-10 Fabricating method of metal line in semiconductor device

Publications (1)

Publication Number Publication Date
KR100613296B1 true KR100613296B1 (en) 2006-08-22

Family

ID=37602739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050073276A KR100613296B1 (en) 2005-08-10 2005-08-10 Fabricating method of metal line in semiconductor device

Country Status (1)

Country Link
KR (1) KR100613296B1 (en)

Similar Documents

Publication Publication Date Title
JP2003197738A (en) Mask layer and double damascene interconnecting structure of semiconductor device
JP2006128541A (en) Method for manufacturing electronic device
KR20080033300A (en) Dry etchback of interconnect contacts
US20030181034A1 (en) Methods for forming vias and trenches with controlled SiC etch rate and selectivity
KR100602086B1 (en) Method of forming interconnection line in semiconductor device
KR20030027817A (en) Mask layer and interconnect structure for dual damascene semiconductor manufacturing
KR20050007639A (en) Method for forming a metal line in semiconductor device
JP3189970B2 (en) Method for manufacturing semiconductor device
KR100687434B1 (en) Method of fabricating metal lines by dual damascene process and semiconductor device has the metal lines
JP2005005697A (en) Manufacturing method of semiconductor device
KR100945995B1 (en) Method for forming metal wires in a semiconductor device
KR100591179B1 (en) Metal line formation method of semiconductor device
KR100613296B1 (en) Fabricating method of metal line in semiconductor device
KR100613381B1 (en) Metal line formation method of semiconductor device
KR100857989B1 (en) Metal line formation method of semiconductor device
KR100579856B1 (en) Metal line formation method of semiconductor device
KR100735479B1 (en) Fabricating method of Metal line in semiconductor device
KR100826784B1 (en) Fabricating method of metal line in semiconductor device
KR101138082B1 (en) A method for forming a dual damascene pattern in semiconductor device
KR100738210B1 (en) Fabricating method of thin film and metal line in semiconducor device
KR100613376B1 (en) Manufacturing method of semiconductor device
KR20060026223A (en) Fabrication method of dual damascene interconnection of microelectronic device and dual damascene interconnection structure
KR100707657B1 (en) Method for forming copper metal line in semiconductor device
KR100866122B1 (en) Method for forming metal line using dual damascene process
KR20020006362A (en) Method for forming a copper wiring layer in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110719

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120726

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee