KR20060071979A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20060071979A
KR20060071979A KR1020040110497A KR20040110497A KR20060071979A KR 20060071979 A KR20060071979 A KR 20060071979A KR 1020040110497 A KR1020040110497 A KR 1020040110497A KR 20040110497 A KR20040110497 A KR 20040110497A KR 20060071979 A KR20060071979 A KR 20060071979A
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating film
film
contact holes
semiconductor substrate
Prior art date
Application number
KR1020040110497A
Other languages
English (en)
Inventor
김태경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040110497A priority Critical patent/KR20060071979A/ko
Publication of KR20060071979A publication Critical patent/KR20060071979A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 적어도 2개 이상의 층간 절연막들을 적층하되 최상부의 층간 절연막이 그 바로 아래의 차상부의 층간 절연막보다 큰 식각율을 갖도록 하는 단계와, 상기 층간 절연막들을 선택적으로 제거하여 반도체 기판의 일정영역을 노출하는 콘택홀들을 형성하는 단계와, 전면에 콘택홀들을 매립하는 금속막을 형성하는 단계와, 상기 인접한 콘택홀들 내에 형성된 금속막이 분리되도록 상기 금속막을 선택적으로 제거하여 상기 콘택홀 내에 플러그를 형성하는 단계와, 상기 최상부의 층간 절연막을 제거함과 동시에 표면에 발생된 결함 인자들을 제거하는 단계를 포함하여 형성한다.
플러그, 식각율, 결함 인자

Description

반도체 소자의 제조방법{Method for fabricating semiconductor device}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11, 12, 13, 14 : 층간 절연막
15 : 콘택홀 16 : 금속막
17 : 플러그 18 : 브릿지 유발 인자
19 : 금속 배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 공정의 신뢰성 및 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 동일한 단위면적당 배선의 선폭이 감소함과 동시에 콘택홀(contact)홀의 크기도 감소하고 있다.
콘택홀 사이즈(contact hole)가 감소되면서 새로운 증착방법이나 CMP(Chemical Mechanical Polishing) 공정을 이용한 다마신(Damascene) 방식을 사용하게 되었다.
예를 들어, 낸드 플래쉬 메모리(NAND flash memory)의 드레인 콘택(drain contact)과 같이 높은 종횡비(high aspect ratio)를 갖는(예를 들어, 단축이 50nm 이하) 홀(hole)에 대해서는 메탈증착방식으로는 매립이 힘들어 폴리 플러그(poly plug)를 사용하고 있는데, 인접한 콘택홀내의 폴리 플러그가 전기적으로 완전히 분리될 수 있도록 폴리 에치백(etch back)이나, 폴리 CMP(Chemical Mechanical polishing) 공정이 요구된다.
그러나, 상기 폴리 에치백(etch back)이나 폴리 CMP(Chemical Mechanical polishing) 공정이 부족하게 되거나, 토플로지(topology), 레이아웃(layout)상의 문제로 폴리 잔여물(poly residue), 불순물(impurity), 파티클(particle) 등이 발생하여 인접한 폴리 플러그가 전기적으로 숏트(short) 상태인 브릿지(bridge)를 유발할 수 있다.
특히, 드레인 콘택 피치(pitch)가 작아질 경우에는 브릿지(bridge)가 마이크로(micro)화 되어, 광학 기구나 샘(SEM), 탬(TEM)을 이용하더라도 관찰이 어렵게 된다.
한편, 브릿지를 방지하기 위해 오버 에치백(over etch back)이나 오버 CMP 공정을 실시할 경우에는 공정 시간이 길어지고, 디펙트(defect)의 증가, 리세스(recess), 이로젼(erosion), 디싱(dishing) 등이 필연적으로 발생하여 웨이퍼 (wafer)내 불량을 증가시킨다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 플러그간 브릿지를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 공정의 신뢰성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 제조방법은 (a)반도체 기판상에 적어도 2개 이상의 층간 절연막들을 적층하되 최상부의 층간 절연막이 그 바로 아래의 차상부의 층간 절연막보다 큰 식각율을 갖도록 하는 단계와, (b)상기 층간 절연막들을 선택적으로 제거하여 반도체 기판의 일정영역을 노출하는 콘택홀들을 형성하는 단계와, (c)전면에 콘택홀들을 매립하는 금속막을 형성하는 단계와, (d)상기 인접한 콘택홀들 내에 형성된 금속막이 분리되도록 상기 금속막을 선택적으로 제거하여 상기 콘택홀 내에 플러그를 형성하는 단계와, (e)상기 최상부의 층간 절연막을 제거함과 동시에 표면에 발생된 결함 인자들을 제거하는 단계를 포함하여 형성한다.
바람직하게, 상기 (e)단계는 세정 공정이나 습식 식각 공정으로 최상부의 층간 절연막과 결함 인자들을 제거하는 단계인 것을 특징으로 한다.
바람직하게, 상기 세정 공정의 세정 용액으로는 HF나 NHF4/EG를 포함하는 용액 및 솔벤트(solvent)를 사용하는 것을 특징으로 한다.
바람직하게, 상기 최상부의 층간 절연막은 300 내지 1000Å의 두께로 형성하고, 상기 차상부의 층간 절연막은 5000 내지 20000Å의 두께로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
먼저, 게이트 및 소오스, 드레인 등의 소정의 구조물이 형성된 반도체 기판(10)상에 상부와 하부에서 식각률의 차이를 갖는 다층의 층간 절연막들(11)(12)(13)(14)을 형성한다.
도면으로 제시한 실시예에서는 층간 절연막들(11)(12)(13)(14)을 4개의 층으로 구성하였으나, 본 발명에서 요구되는 최소의 층간 절연막은 높은 식각율을 갖는 최상부의 층간 절연막과, 상기 최상부의 층간 절연막보다 낮은 식각율을 갖는 상기 최상부의 층간 절연막 바로 아래의 차상부의 층간 절연막으로 구성되는 2개의 층이다.
상기 최상부의 층간 절연막(14)과 그 바로 아래의 차상부의 층간 절연막(13)은 식각률 차가 클수록 좋으며, 이를 위하여 상기 차상부의 층간 절연막(13)으로는 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Flowing doped Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), PE(Plasma Enhanced)-SiH4, HDP USG(Hign Density Plasma Undoped Silicate Glass), HDP PSG((Hign Density Plasma Phosphorus Silicate Glass), APL 산화막 등의 산화막으로 형성하고, 상기 최상부의 층간 절연막(14)으로는 상기 차상부의 층간 절연막(13)보다 식각률이 큰 산화막이나, 저유전율(low-K)을 갖는 유기물막으로 형성한다.
상기 최상부의 층간 절연막(14)을 산화막으로 형성하는 경우, 상기 차상부의 층간 절연막(13)과 전혀 다른 종류의 산화막을 사용하거나, 비슷한 성질의 산화막을 이용하되 형성 온도, 소오 등의 조건은 변경시켜서 상기 차상부의 층간 절연막(13)보다 큰 식각율을 갖도록 한다.
한편, 상기 최상부의 층간 절연막(14)을 저유전율을 갖는 유기물막으로 형성하는 경우, SiLK 또는 HOSP 등을 사용한다.
상기 차상부의 층간 절연막(13)은 5000 내지 20000Å의 두께로 형성하고, 상기 최상부의 층간 절연막(14)은 300 내지 1000Å의 두께로 형성하는 것이 바람직하다.
이어서, 도 1b에 도시하는 바와 같이 포토 및 식각 공정으로 상기 층간 절연막들(14)(13)(12)(11)을 선택적으로 제거하여 반도체 기판(10)에 형성된 드레인을 노출하는 다수개의 콘택홀(15)들을 형성한다.
그런 다음, 도 1c에 도시하는 바와 같이 상기 콘택홀(15)들을 포함한 반도체 기판(10)상에 금속막(16)을 증착하여 상기 콘택홀(15)들을 매립한다.
이때, 상기 금속막(16)으로는 폴리실리콘막, 텅스텐막(W), 티타늄 실리콘막(TiSix), 티타늄 질화막(TiN), 구리(Cu), 알루미늄(Al) 중 어느 하나를 사용하는 것이 좋다.
그리고, 금속막(16)을 증착하기 전에 금속막(16)과 절연막간의 접착력을 좋게 하기 위하여 접착층과 배리어 금속막을 형성하는 것이 좋다.
상기 접착층은 Ti, 배리어 금속막은 TiN이나 WN으로 형성하는 것이 바람직하다.
그러고 나서, 도 1d에 도시하는 바와 같이, 인접한 콘택홀(15) 내의 금속막(16)을 전기적으로 분리하기 위하여 에치백(etch back)이나 CMP(Chemical mechanical Polishing) 공정으로 상기 금속막(16)을 식각하여 콘택홀(15) 내에 플러그(17)를 형성한다.
이때, 상기 금속막(16) 식각 공정인 에치백 공정이나 CMP 공정이 부족하거나, 토플로지(topology), 레이아웃(layout)상의 문제로 금속 잔여물(residue), 불순물(impurity), 파티클(particle)등의 브릿지 유발 인자들(18)이 발생하여 인접한 플러그(17)들이 전기적으로 숏트 상태인 브릿지(bridge)가 유발되게 된다.
이어서, 도 1e에 도시하는 바와 같이 세정 공정이나 습식 식각 공정으로 상기 최상부의 층간 절연막(14)을 제거하면서 동시에 플러그(17) 사이의 잔여물이나, 불순물, 파티클 등의 브릿지 유발 인자들(18)을 제거한다.
이때, 세정 공정의 세정 용액으로는 HF나 NH4F/EG를 포함하는 용액(solution)이나 솔벤트(solvent)를 사용하는 것이 바람직하며 특히, 상기 최상부의 층간 절연막(14)이 산화막인 경우에는 DHF(HF : H2O), APM(SC-1=NH4OH : H2O 2 : H2O)을 사용하는 것이 좋다.
이후, 상기 플러그(17)상부에 금속 배선(19)을 형성하여 본 발명의 실시예에 따른 반도체 소자 제조를 완료한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 인접한 플러그간 브릿지를 유발하는 금속 잔여물, 불순물, 파티클 등을 최상부 층간 절연막 제거시에 제거할 수 있으므로 인접한 플러그간의 브릿지를 방지할 수 있다. 따라서, 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
둘째, 오버 에치백이나 오버 CMP를 실시하지 않아도 되므로 공정 시간을 단축시킬 수 있다.
셋째, 오버 에치백이나 오버 CMP를 실시하지 않아도 되므로 오버 에치백이나 오버 CMP시 필연적으로 발생되는 디펙트(defect)의 증가, 리세스(recess), 이로젼(erosion), 디싱(dishing) 등의 웨이퍼(wafer)내 불량을 방지할 수 있으므로 소자의 수율을 향상시킬 수 있다.

Claims (4)

  1. (a) 반도체 기판상에 적어도 2개 이상의 층간 절연막들을 적층하되, 최상부의 층간 절연막이 그 바로 아래의 차상부의 층간 절연막보다 큰 식각율을 갖도록 하는 단계;
    (b) 상기 층간 절연막들을 선택적으로 제거하여 반도체 기판의 일정영역을 노출하는 콘택홀들을 형성하는 단계;
    (c) 전면에 콘택홀들을 매립하는 금속막을 형성하는 단계;
    (d) 상기 인접한 콘택홀들 내에 형성된 금속막이 분리되도록 상기 금속막을 선택적으로 제거하여 상기 콘택홀 내에 플러그를 형성하는 단계;
    (e) 상기 최상부의 층간 절연막을 제거함과 동시에 표면에 발생된 결함 인자들을 제거하는 단계를 포함하여 형성하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 (e) 단계는 세정 공정이나 습식 식각 공정으로 최상부의 층간 절연막과 결함 인자들을 제거하는 단계인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 재 2항에 있어서,
    상기 세정 공정의 세정 용액으로는 HF나 NHF4/EG를 포함하는 용액 및 솔벤트(solvent)를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 최상부의 층간 절연막은 300 내지 1000Å의 두께로 형성하고, 상기 차상부의 층간 절연막은 5000 내지 20000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020040110497A 2004-12-22 2004-12-22 반도체 소자의 제조방법 KR20060071979A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040110497A KR20060071979A (ko) 2004-12-22 2004-12-22 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040110497A KR20060071979A (ko) 2004-12-22 2004-12-22 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20060071979A true KR20060071979A (ko) 2006-06-27

Family

ID=37165291

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040110497A KR20060071979A (ko) 2004-12-22 2004-12-22 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20060071979A (ko)

Similar Documents

Publication Publication Date Title
US8138082B2 (en) Method for forming metal interconnects in a dielectric material
US7220652B2 (en) Metal-insulator-metal capacitor and interconnecting structure
US7566656B2 (en) Method and apparatus for providing void structures
US20120193322A9 (en) Methods of Forming Dual-Damascene Metal Wiring Patterns for Integrated Circuit Devices and Wiring Patterns Formed Thereby
KR100691492B1 (ko) 플래시 메모리 소자의 금속배선 형성방법
KR100641502B1 (ko) 반도체 소자 제조시 듀얼 다마신 공정을 이용한 콘텍형성방법
CN115295530A (zh) 一种半导体结构及其制作方法
KR100539444B1 (ko) 반도체 소자의 금속배선 형성방법
KR100945995B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100818046B1 (ko) 금속 배선 형성 방법
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
KR100591179B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20060071979A (ko) 반도체 소자의 제조방법
KR100539443B1 (ko) 반도체 소자의 금속배선 형성방법
KR100955838B1 (ko) 반도체 소자 및 그 배선 제조 방법
KR20080061168A (ko) 반도체 소자의 금속 배선 형성 방법
KR100672165B1 (ko) 반도체 소자의 제조 방법
KR0165379B1 (ko) 반도체 장치의 층간접속방법
KR100667900B1 (ko) 반도체 소자의 형성 방법
JP4967207B2 (ja) 半導体装置の製造方法
KR20050001531A (ko) 반도체 소자의 금속 배선 형성 방법
TWI605560B (zh) 金屬內連線結構及其製造方法
KR100770533B1 (ko) 반도체 소자 및 이를 제조하는 방법
KR100784105B1 (ko) 반도체 소자의 제조 방법
CN114695252A (zh) 一种金属层的形成方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination