KR20060070333A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents
박막 트랜지스터 표시판의 제조 방법 Download PDFInfo
- Publication number
- KR20060070333A KR20060070333A KR1020040109038A KR20040109038A KR20060070333A KR 20060070333 A KR20060070333 A KR 20060070333A KR 1020040109038 A KR1020040109038 A KR 1020040109038A KR 20040109038 A KR20040109038 A KR 20040109038A KR 20060070333 A KR20060070333 A KR 20060070333A
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist pattern
- forming
- thickness
- layer
- photoresist
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 title claims description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 81
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000010408 film Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 113
- 239000012535 impurity Substances 0.000 claims description 11
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052750 molybdenum Inorganic materials 0.000 claims description 10
- 239000011733 molybdenum Substances 0.000 claims description 10
- 239000002356 single layer Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims 1
- 229910052804 chromium Inorganic materials 0.000 claims 1
- 239000011651 chromium Substances 0.000 claims 1
- 229910052802 copper Inorganic materials 0.000 claims 1
- 239000010949 copper Substances 0.000 claims 1
- 229910052709 silver Inorganic materials 0.000 claims 1
- 239000004332 silver Substances 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 229910021417 amorphous silicon Inorganic materials 0.000 description 22
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 229910000838 Al alloy Inorganic materials 0.000 description 8
- 238000002161 passivation Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 206010034972 Photosensitivity reaction Diseases 0.000 description 3
- 239000002253 acid Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000036211 photosensitivity Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229920001621 AMOLED Polymers 0.000 description 1
- 239000004971 Cross linker Substances 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003431 cross linking reagent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/136295—Materials; Compositions; Manufacture processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은, 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 도전층을 형성하는 단계, 상기 도전층 위에 네가티브 포토레지스트를 형성하는 단계, 상기 네가티브 포토레지스트를 노광하여 제1 두께 및 상기 제1 두께보다 얇은 제2 두께를 가진 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 도전층 및 반도체층을 식각하는 단계, 상기 제2 두께를 가진 포토레지스트 패턴을 제거하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 도전층의 일부를 식각하여 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 소정 간격으로 마주하고 있는 드레인 전극을 형성하는 단계 및 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법을 제공한다.
네가티브 포토레지스트, 에치백, 역테이퍼, 채널 영역
Description
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선에 따라 자른 단면도이고,
도 3 내지 도 15b는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순차적으로 도시한 배치도 또는 단면도이다.
*도면의 주요부분에 대한 부호의 설명
40,41: 포토레지스트 40a,41a: 포토레지스트 패턴
50,51: 마스크 110: 절연 기판
120: 금속층 121: 게이트선
124: 게이트 전극 131: 유지전극선
140: 게이트 절연막 150: 진성 비정질 규소층
160: 불순물 비정질 규소층 171: 데이터선
173: 소스 전극 175: 드레인 전극
180: 보호막 82: 접촉 보조 부재
185, 182: 접촉구 190: 화소 전극
본 발명은 네가티브 포토레지스트를 이용한 패턴의 형성 방법 및 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 구조이다. 이 중에서도, 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고, 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조가 주류이다. 이러한 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자소자인 박막 트랜지스터를 각 화소 전극에 연결하고, 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 전압을 전달하는 데이터선(data line)을 표시판(이하 '박막 트랜지스터 표시판'이라 함)에 각각 형성한다. 상기 박막 트랜지스터는 게이 트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자로서의 역할을 한다. 이러한 박막 트랜지스터는, 자발광소자인 능동형 유기 발광 표시 소자(AM-OLED)에서도 각 발광 소자를 개별적으로 제어하는 스위칭 소자로서 역할을 한다.
이러한 액정 표시 장치 또는 유기 발광 표시 소자와 같은 표시 장치는 도전성 또는 비도전성 패턴을 포함한다. 이러한 패턴은, 일반적으로 도전성 또는 비도전성의 층(layer)을 적층한 후, 그 위에 포토레지스트(photoresist)의 도포, 노광(exposure), 현상(develop) 및 상기 층의 식각(etching) 공정을 포함하는 사진 식각 공정에 의해 형성된다.
이러한 사진 식각 공정에서 사용되는 포토레지스트는 크게 포지티브 포토레지스트(positive photoresist)와 네가티브 포토레지스트(negative photoresist)로 분류된다. 포지티브 포토레지스트는 빛이 조사된 영역의 구조가 약해져(softening) 현상 공정시 빛에 노출된 부분이 제거되는 반면, 네가티브 포토레지스트는 빛이 조사된 영역의 구조가 강해져(hardening) 현상 공정시 빛에 노출되지 않은 부분이 제거된다.
일반적으로 표시 장치에서, 하나의 포토레지스트를 이용하여 다른 종류의 막을 식각하는 경우, 포지티브 포토레지스트를 도포하고 슬릿(slit) 패턴을 가진 노광 마스크를 이용하여 포토레지스트 패턴의 두께를 다르게 형성한 후 이를 이용하여 하부막을 식각하는 방법을 이용한다.
그러나, 포지티브 포토레지스트는 감도가 높아 노광 시간이 길며, 두께가 다 른 포토레지스트 패턴의 프로파일(profile)을 정밀하게 제어하기 어려운 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위한 것으로써, 네가티브 포토레지스트를 이용하여 다른 종류의 막을 식각할 수 있는 패턴의 형성 방법 및 박막 트랜지스터 표시판의 제조 방법을 제공한다.
본 발명에 따른 패턴의 형성 방법은, 기판 위에 도전성 또는 비도전성 층(layer)을 형성하는 단계, 상기 층 위에 네가티브 포토레지스트를 형성하는 단계, 상기 네가티브 포토레지스트를 노광하여 제1 두께 및 상기 제1 두께보다 얇은 제2 두께를 가진 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 층을 제1 식각하는 단계, 상기 제2 두께를 가진 포토레지스트 패턴을 제거하는 단계, 및 상기 포토레지스트 패턴을 이용하여 상기 층을 제2 식각하는 단계를 포함한다.
또한, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 도전층을 형성하는 단계, 상기 도전층 위에 네가티브 포토레지스트를 형성하는 단계, 상기 네가티브 포토레지스트를 노광하여 제1 두께 및 상기 제1 두께보다 얇은 제2 두께를 가진 포토레지스트 패턴을 형성하는 단계, 상기 포토레지 스트 패턴을 이용하여 상기 도전층 및 반도체층을 식각하는 단계, 상기 제2 두께를 가진 포토레지스트 패턴을 제거하는 단계, 상기 포토레지스트 패턴을 이용하여 상기 도전층의 일부를 식각하여 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 소정 간격으로 마주하고 있는 드레인 전극을 형성하는 단계, 및 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
이하에서는, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법에 대하여 설명한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선에 따라 자른 단면도이다.
도 1 및 도 2에서 보는 바와 같이, 절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한, 게이트선(121)과 동일한 층에 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)이 형성되어 있다.
게이트선(121)은 알루미늄(Al) 또는 알루미늄(Al)에 네오디뮴(Nd)이 소정량 첨가된 알루미늄 합금(AlNd)으로 이루어진 제1 금속층(121p, 124p, 131p)과, 상기 제1 금속층(121p, 124p, 131p) 상부에 형성된 것으로 몰리브덴(Mo)을 포함하는 제2 금속층(121q, 124q, 131q)으로 이루어져 있다.
제1 금속층(121p, 124p, 131p)과 제2 금속층(121q, 124q, 131q)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80도를 이룬다.
상기 게이트 전극(124)을 포함하는 게이트선(121)과 유지 전극선(131) 위에는 질화규소(SiNx) 등으로 이루어진 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 이루어진 복수의 선형 반도체층(151)이 형성되어 있다. 선형 반도체층(151)은 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 선형 반도체층(151)은 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 상부의 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉층(163, 165)과 실질적으로 동일한 평면 형태를 가지고 있다.
반도체층(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질규소 따위의 물질로 이루어진 선형 저항성 접촉층(ohmic contact) 및 복수의 섬형 저항성 접촉층(163, 165)이 형성되어 있다. 섬형 저항성 접촉층(163, 165)은 쌍을 이루어 반도체층(151)의 돌출부(154) 위에 위치되어 있다. 반도체층(151)과 저항성 접촉층(163, 165)의 측면 역시 경사져 있으며 경사각은 기판(110)에 대해서 30-80도이다.
저항성 접촉층(161, 163, 165) 및 게이트 절연막(140) 위에는 소스 전극(source electrode)(173)을 포함하는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치되어 있다.
상기 소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)은 알루미늄을 포함하는 제1 금속층(171q, 173q, 175q) 및 상기 제1 금속층의 하부 및 상부에 형성된 몰리브덴을 포함하는 제2 금속층(171p, 173p, 175p) 및 제3 금속층(171r, 173r, 175r)으로 이루어진 복수층으로 형성된다. 이와 같이, 비저항이 낮은 알루미늄 또는 알루미늄 합금층을 상기 몰리브덴 합금층 사이에 개재하는 구조를 가짐으로써, 낮은 비저항의 특성을 그대로 유지하면서도 중간에 개재된 알루미늄층 이 하부의 반도체층 및 상부의 화소 전극과 직접 접촉하지 않음으로써 접촉 불량에 따른 박막 트랜지스터의 특성 저하를 방지할 수 있는 이점이 있다.
상기 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(Thin Film Transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171) 및 드레인 전극(175)도 게이트선(121)과 마찬가지로 그 측면이 기판(110)에 대해서 약 30-80°의 각도로 각각 경사져 있다.
소스 전극(173)을 포함하는 데이터선(171), 드레인 전극(175) 및 노출된 반도체층(151) 부분의 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소(SiNx) 따위로 이루어진 보호막(passivation layer)(180)이 단일층 또는 복수층으로 형성되어 있다. 예컨대, 유기 물질로 형성하는 경우에는 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(154)이 드러난 부분으로 보호막(180)의 유기 물질이 접촉하는 것을 방지하기 위하여, 유기막의 하부에 질화규소(SiNx) 또는 산화규소(SiO2)로 이루어진 절연막(도시하지 않음)이 추가로 형성될 수도 있다.
보호막(180)에는 드레인 전극(175) 및 데이터선의 끝부분(179)을 각각 노출 시키는 복수의 접촉구(contact hole)(185, 182)가 형성되어 있다.
보호막(180) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다.
화소 전극(190)은 접촉구(185, 182)를 통하여 드레인 전극(175)과 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다.
접촉 보조 부재(82)는 접촉구(182)를 통하여 데이터선의 끝부분(179)과 연결된다. 접촉 보조 부재(82)는 데이터선의 끝부분(179)과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다.
그러면, 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 일실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 15b와 도 1 및 도 2를 참조하여 상세히 설명한다.
먼저, 도 3에서 보는 바와 같이, 투명 유리 따위로 이루어진 절연 기판(110) 위에 알루미늄(Al) 또는 알루미늄 합금(Al-alloy)으로 이루어지는 제1 금속층(120p) 및 몰리브덴(Mo) 또는 몰리브덴 합금(Mo-alloy)으로 이루어지는 제2 금속층(120q)을 순차적으로 적층한다.
여기서 상기 제1 금속층(120p)과 제2 금속층(120q)은 공동 스퍼터링(Co- sputtering)으로 형성한다.
본 발명의 실시예에서는 공동 스퍼터링의 타겟으로, 알루미늄에 네오디뮴(Nd)이 2at% 정도 첨가된 알루미늄 합금(Al-Nd)과 몰리브덴(Mo)을 사용한다.
상기 공동 스퍼터링은 다음과 같은 방법으로 실시한다.
먼저, 초기에 몰리브덴 타겟에는 파워를 인가하지 않으며 알루미늄 합금 타겟에만 파워를 인가하여 기판(110) 위에 알루미늄 합금으로 이루어지는 제1 금속층(120p)을 형성한다. 이 경우, 제1 금속층(120p)은 약 2,500Å 정도의 두께를 가진다. 그 다음, 알루미늄 합금 타겟에 인가되는 파워를 오프(off)한 후, 몰리브덴에 인가되는 파워를 인가하여 제2 금속층(120q)을 형성한다.
그 다음, 도 4에서 보는 바와 같이, 제2 금속층(120q) 위에 포토레지스트막(40)을 스핀 코팅(spin coating) 방법으로 도포한다. 이어서, 마스크(50)를 이용하여 포토레지스트막(40)을 노광한 후 현상하여 포토레지스트 패턴(40a)을 형성한다.
이어서, 도 5에서 보는 바와 같이, 포토레지스트 패턴(40a)이 남아있는 부분을 제외한 영역의 제1 금속층(120p) 및 제2 금속층(120q)을 한번에 식각한다. 이 때, 식각액으로는 인산(H3PO4), 질산(HNO3), 아세트산(CH3COOH) 및 탈염수를 적정비율로 포함한 식각액이 적합하다.
그 다음, 포토레지스트 박리제를 이용하여 상기 포토레지스트 패턴(40a)을 제거함으로써, 도 6a 및 도 6b에서 보는 바와 같이 게이트 전극(124)을 포함하는 게이트선(121) 및 상기 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선 (131)을 형성한다.
다음, 도 7에 도시한 바와 같이, 게이트 전극(124)을 포함하는 게이트선(121) 및 유지전극선(131)을 덮도록 질화규소(SiNx) 또는 산화규소(SiO2) 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다. 게이트 절연막(140)의 적층 온도는 약 250 내지 500℃, 두께는 2,000 내지 5,000Å 정도인 것이 바람직하다.
연속적으로, 게이트 절연막(140) 위에 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층(150), 불순물이 도핑된 비정질 규소(n+ a-Si)층(160)을 적층한다. 진성 비정질 규소층(150)은 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 형성하며 불순물이 도핑된 비정질 규소층(160)은 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 규소 또는 실리사이드(silicide)로 형성한다.
그 다음, 불순물이 도핑된 비정질 규소층(160) 위에 스퍼터링 등의 방법으로 몰리브덴을 포함하는 제1 금속층(170p), 알루미늄을 포함하는 제2 금속층(170q) 및 몰리브덴을 포함하는 제3 금속층(170r)을 차례로 증착한다.
제1 금속층(170p), 제2 금속층(170q) 및 제3 금속층(170r)도 게이트선(121)과 마찬가지로 공동 스퍼터링으로 형성한다.
이어서, 도 8에서 보는 바와 같이, 제3 금속층(170r) 위에 네가티브 포토레지스트막(41)을 스핀 코팅 방법으로 형성한다. 이어서, 마스크(51)를 이용하여 포토레지스트막(41)을 노광 및 현상한 후, 약 130 내지 140℃에서 하드 베이크(hard bake)를 실시하여, 도 9에서 보는 바와 같이 포토레지스트 패턴(41a)을 형성한다.
일반적으로, 네가티브 포토레지스트는 알칼리 수지, 감광제(photo acid generator), 가교제(cross-linker), 용제 및 각종 첨가제로 이루어진다. 네가티브 포토레지스트의 한 성분인 감광제는 빛에 노출되어 광산(photo acid)을 발생시키고, 하드 베이크 처리를 하는 경우 상기 가교제와 알칼리 수지가 결합하여 단단한 구조로 형성된다.
따라서, 네가티브 포토레지스트를 소정 패턴을 가진 마스크를 이용하여 노광하는 경우, 노광된 영역은 패턴으로 형성되고 노광되지 않은 영역은 현상(develop)에 의해 제거된다. 특히, 포토레지스트의 하부는 상부보다 상대적으로 적은 노광량을 받기 때문에 하부로 갈수록 광산(photo acid)의 양이 감소한다. 따라서, 상부에서 하부로 갈수록 폭이 좁아지는 역테이퍼(reverse taper) 형태의 패턴이 형성된다.
본 발명에서는 이러한 역테이퍼 형태의 포토레지스트 패턴을 이용하여 박막 트랜지스터의 채널 영역을 형성할 수 있다.
도 9에서 보는 바와 같이, 포토레지스트 패턴(41a)은 이후 데이터선 및 드레인 전극이 형성될 부분의 사이, 즉 채널 영역에 상응하는 부분에는 상부는 연결되어 있고 하부는 분리되어 있는 구조를 가진다. 이는 노광 공정시, 채널 영역에 상응하는 부분에 충분히 좁은 차광 영역을 가진 마스크를 이용함으로써 형성할 수 있다.
그 다음, 도 10에서 보는 바와 같이, 포토레지스트 패턴(41a)을 이용하여 노출되어 있는 금속층(170)을 습식 식각함으로써, 그 하부의 불순물이 도핑된 비정질 규소층(160)을 노출시킨다.
이어서, 도 11에서 보는 바와 같이, 불순물이 도핑된 비정질 규소층(160) 및 그 하부의 진성 비정질 규소층(150)을 건식 식각으로 제거한다.
그 다음, 산소(O2) 플라즈마를 이용한 에치백(etch back) 공정으로 포토레지스트 패턴(41a)의 상부를 제거한다. 또는, 포토레지스트 패턴(41a) 형성시, 현상액과의 접촉이 불충분하여 채널 영역에 상응하는 부분이 완전히 분리되지 못한 경우에는 에치백 공정 후에 추가적인 현상 공정을 수행할 수도 있다.
이로써, 도 12에서 보는 바와 같이, 포토레지스트 패턴(41a)은 완전히 분리된다.
이어서, 도 13에서 보는 바와 같이, 상기 분리된 포토레지스트 패턴(41a)을 이용하여 하부의 금속층(174)을 식각하여, 소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)을 형성한다. 또한, 연속적으로 하부의 불순물이 도핑된 비정질 규소층(164)을 제거하여 복수의 돌출부(163)를 포함하는 복수의 선형 저항성 접촉층(161)와 복수의 섬형 저항성 접촉층(165)으로 분리시킨다.
일련의 식각 단계를 거친 후, 포토레지스트 박리제를 적용하여 포토레지스트 패턴(41a)을 제거함으로써, 도 14a 및 도 14b에서 보는 바와 같이, 복수의 소스 전극(173)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 데이터선의 끝부분(179)을 형성하고, 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161) 및 복수의 섬형 저항성 접촉층(165), 및 복수의 돌출부(154)를 포함하는 복수의 선형 반도체층(151)을 완성한다.
다음, 도 15a 및 도 15b에서 보는 바와 같이, 소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)에 의해 가려지지 않는 반도체층(154)을 덮도록 보호막(180)을 형성한다. 이 경우, 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화규소 따위를 단층 또는 복수층으로 형성하여 보호막(passivation layer)(180)을 형성한다.
그 다음, 보호막(180) 내에 사진 식각 공정으로 복수의 접촉구(185, 182)를 형성한다. 이 때 감광성을 가지는 유기막일 경우에는 사진 공정만으로 접촉구를 형성할 수 있다.
이어, 도 1 및 도 2에 도시한 바와 같이, ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 마스크를 이용한 사진 식각 공정으로 식각하여 접촉구(185, 182)를 통해 데이터선의 한쪽 끝부분(179)과 각각 연결되는 접촉 보조 부재(82), 접촉구(185)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다.
본 실시예에서는, 게이트선(121) 및 데이터선(171)을 이중층으로 형성한 경우에 대해서만 보였지만 단일층 또는 다중층인 경우 또한 동일하게 적용할 수 있으며, 본 실시예에서는 상기 게이트선(121) 및 데이터선(171)으로 몰리브덴(Mo)과 알루미늄(Al)으로 이루어진 금속층을 적용하였지만 배선으로 적용할 수 있는 모든 도전체에 대하여 동일하게 적용할 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
상기와 같이, 네가티브 포토레지스트 패턴을 이용하여 노광 감도를 향상시키는 한편, 포지티브 포토레지스트보다 채널 영역을 형성하는 포토레지스트 패턴의 프로파일이 우수하여 채널 영역의 균일도를 향상시킬 수 있다.
Claims (14)
- 기판 위에 도전성 또는 비도전성 층(layer)을 형성하는 단계,상기 층 위에 네가티브 포토레지스트를 형성하는 단계,상기 네가티브 포토레지스트를 노광하여 제1 두께 및 상기 제1 두께보다 얇은 제2 두께를 가진 포토레지스트 패턴을 형성하는 단계,상기 포토레지스트 패턴을 이용하여 상기 층을 제1 식각하는 단계,상기 제2 두께를 가진 포토레지스트 패턴을 제거하는 단계, 및상기 포토레지스트 패턴을 이용하여 상기 층을 제2 식각하는 단계를 포함하는 패턴의 형성 방법.
- 제1항에서, 상기 포토레지스트 패턴을 형성하는 단계는 상부는 연결되고 하부는 분리되어 있는 형태로 형성하는 패턴의 형성 방법.
- 제1항에서, 상기 포토레지스트 패턴은 역테이퍼진 형태로 형성하는 패턴의 형성 방법.
- 제1항에서, 상기 제2 두께를 가진 포토레지스트 패턴을 제거하는 단계는 에치백(etch back)으로 수행하는 패턴의 형성 방법.
- 제1항에서, 상기 제2 두께를 가진 포토레지스트 패턴을 제거하는 단계 후에추가적인 현상을 수행하는 패턴의 형성 방법.
- 제1항에서, 상기 제2 식각하는 단계 이후에 포토레지스트 패턴을 제거하는 단계를 더 포함하는 패턴의 형성 방법.
- 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,상기 게이트선 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 반도체층을 형성하는 단계,상기 반도체층 위에 도전층을 형성하는 단계,상기 도전층 위에 네가티브 포토레지스트를 형성하는 단계,상기 네가티브 포토레지스트를 노광하여 제1 두께 및 상기 제1 두께보다 얇은 제2 두께를 가진 포토레지스트 패턴을 형성하는 단계,상기 포토레지스트 패턴을 이용하여 상기 도전층 및 반도체층을 식각하는 단계,상기 제2 두께를 가진 포토레지스트 패턴을 제거하는 단계,상기 포토레지스트 패턴을 이용하여 상기 도전층의 일부를 식각하여 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 소정 간격으로 마주하고 있는 드레인 전극을 형성하는 단계, 및상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서, 상기 포토레지스트 패턴을 형성하는 단계는 상부는 연결되고 하부는 분리되어 있는 형태로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서, 상기 포토레지스트 패턴은 역테이퍼진 형태로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서, 상기 제2 두께를 가진 포토레지스트 패턴을 제거하는 단계는 에치백(etch back)으로 수행하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서, 상기 제2 두께를 가진 포토레지스트 패턴을 제거하는 단계 후에 추가적인 현상을 수행하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서, 상기 반도체층을 형성하는 단계 후에 불순물이 도핑된 반도체층을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제12항에서, 상기 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 소정 간격으로 마주하고 있는 드레인 전극을 형성하는 단계 후에 상기 불순물이 도핑된 반도체층의 노출 부분을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제7항에서, 상기 도전층을 형성하는 단계는 몰리브덴, 알루미늄, 크롬, 구리, 은 및 이들의 합금에서 선택된 하나로 이루어지는 단일층 또는 다중층으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040109038A KR20060070333A (ko) | 2004-12-20 | 2004-12-20 | 박막 트랜지스터 표시판의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040109038A KR20060070333A (ko) | 2004-12-20 | 2004-12-20 | 박막 트랜지스터 표시판의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060070333A true KR20060070333A (ko) | 2006-06-23 |
Family
ID=37164093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040109038A KR20060070333A (ko) | 2004-12-20 | 2004-12-20 | 박막 트랜지스터 표시판의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060070333A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010090489A3 (ko) * | 2009-02-06 | 2010-11-25 | 주식회사 엘지화학 | 절연된 도전성 패턴의 제조 방법 및 적층체 |
| KR101156275B1 (ko) * | 2009-02-06 | 2012-06-13 | 주식회사 엘지화학 | 터치스크린 및 이의 제조방법 |
-
2004
- 2004-12-20 KR KR1020040109038A patent/KR20060070333A/ko not_active Application Discontinuation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010090489A3 (ko) * | 2009-02-06 | 2010-11-25 | 주식회사 엘지화학 | 절연된 도전성 패턴의 제조 방법 및 적층체 |
| KR101156275B1 (ko) * | 2009-02-06 | 2012-06-13 | 주식회사 엘지화학 | 터치스크린 및 이의 제조방법 |
| KR101361422B1 (ko) * | 2009-02-06 | 2014-02-12 | 주식회사 엘지화학 | 터치스크린 및 이의 제조방법 |
| US8921726B2 (en) | 2009-02-06 | 2014-12-30 | Lg Chem, Ltd. | Touch screen and manufacturing method thereof |
| US9060452B2 (en) | 2009-02-06 | 2015-06-16 | Lg Chem, Ltd. | Method for manufacturing insulated conductive pattern and laminate |
| US9524043B2 (en) | 2009-02-06 | 2016-12-20 | Lg Chem, Ltd. | Touch screen and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9349760B2 (en) | Method of manufacturing a TFT-LCD array substrate having light blocking layer on the surface treated semiconductor layer | |
| KR101122228B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| US20060102907A1 (en) | Thin film transistor array panel and method for manufacturing the same | |
| KR20090096226A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| US7811868B2 (en) | Method for manufacturing a signal line, thin film transistor panel, and method for manufacturing the thin film transistor panel | |
| JP2006108612A (ja) | 薄膜トランジスタ表示板の製造方法 | |
| JP4731897B2 (ja) | 薄膜トランジスタ表示板とその製造方法 | |
| KR100980015B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20050014060A (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR20060000983A (ko) | 액정표시장치의 패드 구조 및 그 제조방법 | |
| KR20020080559A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR100997963B1 (ko) | 박막 트랜지스터 표시판 및 그의 제조 방법 | |
| KR20060062913A (ko) | 표시 장치용 배선과 상기 배선을 포함하는 박막트랜지스터 표시판 및 그 제조 방법 | |
| KR100729764B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| KR20060070333A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR100695301B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| KR20060042425A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR100984352B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20060128521A (ko) | 액정 표시 장치의 박막 트랜지스터 기판 및 그의 제조 방법 | |
| KR100777695B1 (ko) | 액정 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법 | |
| KR101557819B1 (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20060059579A (ko) | 박막 트랜지스터 기판의 제조방법 | |
| KR20060064810A (ko) | 박막 트랜지스터 기판의 제조방법 | |
| KR20040066268A (ko) | 어레이 기판의 제조방법 | |
| KR20060087710A (ko) | 박막 트랜지스터 기판 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |