KR20060066507A - Method for forming gate of semiconductor device - Google Patents

Method for forming gate of semiconductor device Download PDF

Info

Publication number
KR20060066507A
KR20060066507A KR1020040105138A KR20040105138A KR20060066507A KR 20060066507 A KR20060066507 A KR 20060066507A KR 1020040105138 A KR1020040105138 A KR 1020040105138A KR 20040105138 A KR20040105138 A KR 20040105138A KR 20060066507 A KR20060066507 A KR 20060066507A
Authority
KR
South Korea
Prior art keywords
gate
layer
polysilicon layer
hard mask
oxide film
Prior art date
Application number
KR1020040105138A
Other languages
Korean (ko)
Inventor
신민정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040105138A priority Critical patent/KR20060066507A/en
Publication of KR20060066507A publication Critical patent/KR20060066507A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Abstract

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 반도체 기판 상부에 산화막, 하드 마스크 폴리실리콘층과 감광막을 형성하고 패터닝하여 리세스 게이트 영역을 형성하며, 게이트 폴리실리콘층으로 산화막 패턴과 리세스 게이트 영역을 매립하여 게이트 폴리실리콘층 패턴이 형성된 리세스 게이트 영역을 형성함으로써 게이트 패터닝시 오정렬이 발생하더라도 리세스 게이트 영역에 산화막이 비정상적으로 두껍게 형성되지 않아 반도체 소자의 전기적 특성을 향상시킬 수 있는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate of a semiconductor device, wherein an oxide film, a hard mask polysilicon layer, and a photosensitive film are formed and patterned on a semiconductor substrate to form a recess gate region, and an oxide pattern and a recess gate are formed using a gate polysilicon layer. By filling the region to form a recess gate region in which a gate polysilicon layer pattern is formed, an oxide film is not abnormally formed in the recess gate region even when misalignment occurs during gate patterning, thereby improving electrical characteristics of the semiconductor device. .

Description

반도체 소자의 게이트 형성 방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}Gate forming method of semiconductor device {METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}

도 1a 내지 1h는 종래 기술에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들.1A to 1H are cross-sectional views illustrating a gate forming method of a semiconductor device according to the prior art.

도 2a 내지 2h는 본 발명에 따른 반도체 소자의 게이트 형성을 도시한 단면도들.2A-2H are cross-sectional views illustrating the gate formation of a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 게이트 형성에 관한 것으로, 특히 반도체 기판 상부에 산화막, 하드 마스크 폴리실리콘층과 감광막을 형성하고 패터닝하여 리세스 게이트 영역을 형성하며, 게이트 폴리실리콘층으로 산화막 패턴과 리세스 게이트 영역을 매립하여 게이트 폴리실리콘층 패턴이 형성된 리세스 게이트 영역을 형성함으로써 게이트 패터닝시 오정렬이 발생하더라도 리세스 게이트 영역에 산화막이 비정상적으로 두껍게 형성되지 않아 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성 방법이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the formation of a gate of a semiconductor device. In particular, an oxide film, a hard mask polysilicon layer, and a photosensitive film are formed and patterned on a semiconductor substrate to form a recess gate region. By filling the region to form a recess gate region having a gate polysilicon layer pattern, even if misalignment occurs during gate patterning, an oxide layer may not be abnormally formed in the recess gate region to improve electrical characteristics of the semiconductor device. Is a gate formation method.

도 1a 내지 1h는 종래 기술에 따른 반도체 소자의 게이트 형성 방법을 도시 한 단면도들이다.1A to 1H are cross-sectional views illustrating a gate forming method of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10)은 소자 분리막을 형성하여 활성 영역(20)을 정의한다.Referring to FIG. 1A, the semiconductor substrate 10 forms an isolation layer to define an active region 20.

도 1b를 참조하면, 전체 표면 상부에 하드 마스크 폴리실리콘층(30) 및 감광막(미도시)을 형성한다. 이후 감광막(미도시)을 선택적으로 노광 및 현상하여 리세스 게이트 영역을 정의하는 감광막 패턴(40)을 형성한다.Referring to FIG. 1B, a hard mask polysilicon layer 30 and a photoresist layer (not shown) are formed on the entire surface. Thereafter, a photoresist layer (not shown) is selectively exposed and developed to form a photoresist pattern 40 defining a recess gate region.

도 1c를 참조하면, 감광막 패턴(40)을 식각 마스크로 하드 마스크 폴리실리콘층(30)을 식각하여 하드 마스크 폴리실리콘층 패턴(30a)을 형성하고, 감광막 패턴(40)을 제거한다.Referring to FIG. 1C, the hard mask polysilicon layer 30 is etched using the photoresist pattern 40 as an etch mask to form the hard mask polysilicon layer pattern 30a, and the photoresist pattern 40 is removed.

도 1d를 참조하면, 하드 마스크 폴리실리콘층 패턴(30a)을 식각 마스크로 소정두께의 반도체 기판(10)을 식각하여 리세스 게이트 영역(25)을 형성한다. 하드 마스크 폴리실리콘층 패턴(30a)을 제거하고, 전체 표면 상부에 게이트 산화막(50)을 형성한다.Referring to FIG. 1D, the recess gate region 25 is formed by etching the semiconductor substrate 10 having a predetermined thickness using the hard mask polysilicon layer pattern 30a as an etching mask. The hard mask polysilicon layer pattern 30a is removed, and a gate oxide film 50 is formed over the entire surface.

도 1e를 참조하면, 전체 표면 상부에 게이트용 폴리실리콘층(60), 게이트 실리사이드층(70) 및 하드 마스크 질화막(80)을 형성한다.Referring to FIG. 1E, the gate polysilicon layer 60, the gate silicide layer 70, and the hard mask nitride layer 80 are formed on the entire surface.

도 1f를 참조하면, 게이트 마스크(미도시)를 이용하여 하드 마스크 질화막(80), 게이트 실리사이드층(70) 및 게이트용 폴리실리콘층(60)을 패터닝하여 게이트를 형성한다. 이후 게이트 폴리실콘층 패턴(60a)과 게이트 실리사이트층의 측벽에 열산화막(90)을 형성하고, 게이트 전면에 버퍼 산화막(95)을 형성한다.Referring to FIG. 1F, a gate is formed by patterning the hard mask nitride layer 80, the gate silicide layer 70, and the gate polysilicon layer 60 using a gate mask (not shown). Thereafter, a thermal oxide film 90 is formed on sidewalls of the gate polysilicon layer pattern 60a and the gate silicide layer, and a buffer oxide film 95 is formed over the gate.

도 1g를 참조하면, 게이트 형성시 게이트 마스크가 오정렬된 상태에서 게이 트 패터닝을 수행하면 리세스 게이트 영역(25)의 일부분은 노출된다.Referring to FIG. 1G, when gate patterning is performed while the gate mask is misaligned during the gate formation, a portion of the recess gate region 25 is exposed.

도 1h를 참조하면, 도 1f와 같이 형성된 게이트에 열산화막과 버퍼 산화막을 형성할 때, 리세스 게이트 영역(25)의 노출된 부분에 과도한 산화막이 형성된다.Referring to FIG. 1H, when the thermal oxide film and the buffer oxide film are formed in the gate formed as shown in FIG. 1F, an excessive oxide film is formed in the exposed portion of the recess gate region 25.

따라서, 채널 영역이 형성될 부분에 산화막이 불균일하게 형성되어 반도체 소자의 전기적 특성이 저하되는 문제점이 있다.Accordingly, there is a problem in that an oxide film is nonuniformly formed at a portion where a channel region is to be formed, thereby deteriorating electrical characteristics of the semiconductor device.

상기 문제점을 해결하기 위하여, 본 발명은 반도체 기판 상부에 산화막, 하드 마스크 폴리실리콘층과 감광막을 형성하고 패터닝하여 리세스 게이트 영역을 형성하며, 게이트 폴리실리콘층으로 산화막 패턴과 리세스 게이트 영역을 매립하여 게이트 폴리실리콘층 패턴이 형성된 리세스 게이트 영역을 형성함으로써 게이트 패터닝시 오정렬이 발생하더라도 리세스 게이트 영역에 산화막이 비정상적으로 두껍게 형성되지 않아 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성 방법을 제공한다.In order to solve the above problems, the present invention forms a recess gate region by forming and patterning an oxide film, a hard mask polysilicon layer and a photoresist layer on the semiconductor substrate, and filling the oxide pattern and the recess gate region with a gate polysilicon layer. By forming a recess gate region in which a gate polysilicon layer pattern is formed, an oxide layer is not abnormally formed in the recess gate region even when misalignment occurs during gate patterning, thereby forming a gate of a semiconductor device that can improve electrical characteristics of the semiconductor device. Provide a method.

본 발명에 따른 반도체 소자의 제조 방법은,The manufacturing method of the semiconductor element which concerns on this invention,

(a) 반도체 기판 상부에 산화막 및 하드 마스크 폴리실리콘층을 형성하는 단계;(a) forming an oxide film and a hard mask polysilicon layer on the semiconductor substrate;

(b) 상기 하드 마스크 폴리실리콘층, 산화막 및 소정두께의 반도체 기판을 식각하여 리세스 게이트 영역을 형성한 후 하드 마스크 폴리실리콘층을 제거하는 단계; (b) etching the hard mask polysilicon layer, the oxide film, and the semiconductor substrate having a predetermined thickness to form a recess gate region, and then removing the hard mask polysilicon layer;                     

(c) 상기 리세스 게이트 영역의 표면에 게이트 산화막을 형성하는 단계;(c) forming a gate oxide film on a surface of the recess gate region;

(d) 전체 표면 상부에 상기 리세스 게이트 영역을 매립하는 게이트용 폴리실리콘층을 형성한 후 상기 산화막이 노출될 때까지 에치백하는 단계;(d) forming a polysilicon layer for gate filling the recess gate region over the entire surface, and then etching back until the oxide layer is exposed;

(e) 전체 표면 상부에 게이트 금속층 및 하드 마스크 질화막을 형성시키는 단계; 및(e) forming a gate metal layer and a hard mask nitride film over the entire surface; And

(f) 상기 하드 마스크 질화막, 게이트 금속층 및 산화막을 순차적으로 식각하여 게이트를 형성하는 단계(f) sequentially etching the hard mask nitride layer, the gate metal layer, and the oxide layer to form a gate

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 2h는 본 발명에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들이다.2A to 2H are cross-sectional views illustrating a gate forming method of a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판(110)에 소자 분리막을 형성하여 활성 영역(120)을 정의한다.Referring to FIG. 2A, an isolation region is formed on the semiconductor substrate 110 to define the active region 120.

도 2b를 참조하면, 전체 표면 상부에 산화막(200), 하드 마스크 폴리실리콘층(130) 및 감광막(미도시)을 형성한다. 이후 감광막(미도시)를 선택적으로 노광 및 현상하여 리세스 게이트 영역을 정의하는 감광막 패턴(140)을 형성한다.Referring to FIG. 2B, an oxide film 200, a hard mask polysilicon layer 130, and a photosensitive film (not shown) are formed on the entire surface. Thereafter, a photoresist layer (not shown) is selectively exposed and developed to form a photoresist pattern 140 defining a recess gate region.

도 2c를 참조하면, 감광막 패턴(140)을 식각 마스크로 하드 마스크 폴리실리콘층(130)을 식각하여 하드 마스크 폴리실리콘층 패턴(130a)을 형성하고, 상기 감광막 패턴(140)을 제거한다. Referring to FIG. 2C, the hard mask polysilicon layer 130 is etched using the photoresist pattern 140 as an etch mask to form a hard mask polysilicon layer pattern 130a, and the photoresist pattern 140 is removed.                     

도 2d를 참조하면, 하드 마스크 폴리실리콘층 패턴(130a)을 식각 마스크로 산화막(200) 및 소정두께의 반도체 기판(110)을 식각하여 리세스 게이트 영역(125)을 형성한다.Referring to FIG. 2D, the recess gate region 125 is formed by etching the oxide layer 200 and the semiconductor substrate 110 having a predetermined thickness using the hard mask polysilicon layer pattern 130a as an etching mask.

이후, 하드 마스크 폴리실리콘층 패턴(130a)을 제거하고, 리세스 게이트 영역(125)의 표면에 게이트 산화막(150)을 형성한다.Thereafter, the hard mask polysilicon layer pattern 130a is removed, and a gate oxide film 150 is formed on the surface of the recess gate region 125.

도 2e를 참조하면, 전체 표면 상부에 게이트 폴리실리콘층(160)을 증착한다.Referring to FIG. 2E, the gate polysilicon layer 160 is deposited on the entire surface.

도 2f를 참조하면, 게이트 폴리실리콘층(160)을 평탄화 식각하여 산화막 패턴(200a)을 노출되도록 하여 리세스 게이트 영역(125)을 매립하는 게이트용 폴리실리콘층 패턴(160a)을 형성한다.Referring to FIG. 2F, the gate polysilicon layer 160 may be planarized and etched to expose the oxide layer pattern 200a to form a gate polysilicon layer pattern 160a filling the recess gate region 125.

다음으로, 게이트용 폴리실리콘층 패턴(160a)를 포함하는 전체 표면 상부에 게이트 금속층(170) 및 하드 마스크 질화막(180)을 형성한다. 여기서, 게이트 금속층(170)은 텅스텐층 또는 텅스텐 실리사이드층인 것이 바람직하다.Next, the gate metal layer 170 and the hard mask nitride layer 180 are formed on the entire surface including the gate polysilicon layer pattern 160a. Here, the gate metal layer 170 is preferably a tungsten layer or a tungsten silicide layer.

도 2g를 참조하면, 게이트 마스크(미도시)를 이용한 사진식각공정으로 하드 마스크 질화막(180), 게이트 금속층(170) 및 산화막 패턴(200a)을 순차적으로 식각하여 측벽에 버퍼 산화막(195)이 구비된 게이트를 형성한다. 즉, 게이트 식각시 선폭을 리세스 게이트 영역(125)의 선폭보다 크게 하면 폴리실리콘층 패턴(160a)은 식각 되지 않는다. 따라서, 도 2h에 도시된 바와 같이 게이트 형성시 게이트 마스크 오정렬의 경우에도 산화막이 식각됨으로써 식각 선택비가 다른 게이트용 폴리실리콘층 패턴(160a)은 식각되지 않는다. 또한 버퍼 산화막은 게이트 폴리실리콘층 패턴(160a)의 측벽에 형성되어 있으므로 추가적인 버퍼 산화막 형성 공정이 필요치 않는다.Referring to FIG. 2G, the hard mask nitride layer 180, the gate metal layer 170, and the oxide layer pattern 200a are sequentially etched by a photolithography process using a gate mask (not shown), and the buffer oxide layer 195 is provided on the sidewall. To form a gate. That is, when the line width is larger than the line width of the recess gate region 125 during the gate etching, the polysilicon layer pattern 160a is not etched. Therefore, as shown in FIG. 2H, even when the gate mask is misaligned during the formation of the gate, the oxide layer is etched to prevent the gate polysilicon layer pattern 160a having different etching selectivity from being etched. In addition, since the buffer oxide film is formed on the sidewall of the gate polysilicon layer pattern 160a, no additional buffer oxide film forming process is required.

한편, 본 발명에 따른 반도체 소자의 게이트 형성 방법은 형성 물질에 상관없이 리세스 게이트를 사용하는 모든 MOSFET 공정에 적용할 수 있다.On the other hand, the gate forming method of the semiconductor device according to the present invention can be applied to all MOSFET processes using the recess gate regardless of the material formed.

본 발명에 따른 반도체 소자의 게이트 형성 방법은 리세스 게이트 영역에 형성될 수 있는 과도한 산화막을 방지하고 게이트용 폴리실리콘층 패턴 측벽에 추가적 열산화막 형성하는 과정을 줄임으로써 반도체 소자의 전기적 특성을 향상시켜 반도체 소자의 신뢰성을 확보하는데 효과가 있다.The gate forming method of the semiconductor device according to the present invention improves the electrical characteristics of the semiconductor device by preventing an excessive oxide film that may be formed in the recess gate region and by reducing the process of forming an additional thermal oxide film on the sidewall of the polysilicon layer pattern for the gate. It is effective in securing the reliability of semiconductor devices.

Claims (2)

(a) 반도체 기판 상부에 산화막 및 하드 마스크 폴리실리콘층을 형성하는 단계;(a) forming an oxide film and a hard mask polysilicon layer on the semiconductor substrate; (b) 상기 하드 마스크 폴리실리콘층, 산화막 및 소정두께의 반도체 기판을 식각하여 리세스 게이트 영역을 형성한 후 하드 마스크 폴리실리콘층을 제거하는 단계;(b) etching the hard mask polysilicon layer, the oxide film, and the semiconductor substrate having a predetermined thickness to form a recess gate region, and then removing the hard mask polysilicon layer; (c) 상기 리세스 게이트 영역의 표면에 게이트 산화막을 형성하는 단계;(c) forming a gate oxide film on a surface of the recess gate region; (d) 전체 표면 상부에 상기 리세스 게이트 영역을 매립하는 게이트용 폴리실리콘층을 형성한 후 상기 산화막이 노출될 때까지 에치백하는 단계;(d) forming a polysilicon layer for gate filling the recess gate region over the entire surface, and then etching back until the oxide layer is exposed; (e) 전체 표면 상부에 게이트 금속층 및 하드 마스크 질화막을 형성시키는 단계; 및(e) forming a gate metal layer and a hard mask nitride film over the entire surface; And (f) 상기 하드 마스크 질화막, 게이트 금속층 및 산화막을 순차적으로 식각하여 게이트를 형성하는 단계(f) sequentially etching the hard mask nitride layer, the gate metal layer, and the oxide layer to form a gate 를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.Gate forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 게이트 금속층게이트 금속층은 텅스텐 실리사이드층인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.And the gate metal layer is a tungsten silicide layer.
KR1020040105138A 2004-12-13 2004-12-13 Method for forming gate of semiconductor device KR20060066507A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040105138A KR20060066507A (en) 2004-12-13 2004-12-13 Method for forming gate of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040105138A KR20060066507A (en) 2004-12-13 2004-12-13 Method for forming gate of semiconductor device

Publications (1)

Publication Number Publication Date
KR20060066507A true KR20060066507A (en) 2006-06-16

Family

ID=37161321

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040105138A KR20060066507A (en) 2004-12-13 2004-12-13 Method for forming gate of semiconductor device

Country Status (1)

Country Link
KR (1) KR20060066507A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861650B1 (en) * 2007-04-16 2008-10-02 주식회사 하이닉스반도체 Semiconductor device with recess gate and method for manufacturing the same
KR100929629B1 (en) * 2006-12-28 2009-12-03 주식회사 하이닉스반도체 Manufacturing Method of Semiconductor Device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929629B1 (en) * 2006-12-28 2009-12-03 주식회사 하이닉스반도체 Manufacturing Method of Semiconductor Device
KR100861650B1 (en) * 2007-04-16 2008-10-02 주식회사 하이닉스반도체 Semiconductor device with recess gate and method for manufacturing the same

Similar Documents

Publication Publication Date Title
CN110739210B (en) Semiconductor structure and forming method thereof
KR101871748B1 (en) Method for forming pattern of semiconductor device
KR100546378B1 (en) Method of manufacturing transistor having recessed channel
US7638384B2 (en) Method of fabricating a semiconductor device
US20030211730A1 (en) Method for forming contact hole in semiconductor device
US6933238B2 (en) Method for manufacturing semiconductor device
US7883950B2 (en) Semiconductor device having reduced polysilicon pattern width and method of manufacturing the same
JP4580657B2 (en) Semiconductor device and manufacturing method thereof
KR20060066507A (en) Method for forming gate of semiconductor device
KR20070113604A (en) Method for forming micro pattern of semiconductor device
US6670277B2 (en) Method of manufacturing semiconductor device
KR100685576B1 (en) Method for forming semiconductor device
KR100324935B1 (en) Method of forming wiring for semiconductor device
KR100485159B1 (en) Formation method of contact hole in semiconductor device
KR100261867B1 (en) Device and method for forming gate electrode of mos transistor
KR100850097B1 (en) Method for forming a salicide blocking layer of the semiconductor device
KR20070035903A (en) Method for forming semiconductor device
KR100629691B1 (en) Method for fabricating semiconductor device
KR100902593B1 (en) Method for forming gate electrode in semiconductor device
KR100418923B1 (en) method for fabricating semiconductor device
KR100370132B1 (en) Method for fabricating semiconductor device
KR100487629B1 (en) A method for forming gate with salicide film of semiconductor device
KR101025919B1 (en) Method for forming multi gate oxide layer
KR100560294B1 (en) Self-aligned contact formation method of semiconductor device
KR100734651B1 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination