KR20060066255A - 상관 계수의 대칭성을 이용한 상관 장치 및 그 방법 - Google Patents

상관 계수의 대칭성을 이용한 상관 장치 및 그 방법 Download PDF

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KR20060066255A
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 상관 계수의 대칭성을 이용한 상관 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 상관 계수열의 중간 지점에 대해 실수부 및 허수부의 값이 서로 바뀌고, 상관 계수열의 중간 지점을 기준으로 좌우 두 부분으로 나눌 때 실수부 및 허수부의 값이 상기 나누어진 두 부분의 중간 지점에 대해 좌우대칭인 관계를 이용함으로써, 복잡도를 줄이기 위한, 상관 계수의 대칭성을 이용한 상관 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 수신 입력된 복소 신호열과 대칭성을 갖는 복소 상관 계수열을 상관하는 상관 장치에 있어서, 상기 수신 입력된 복소 신호열을 매 샘플 단위마다 지연시키기 위한 지연수단; 지연된 복소 신호열을 더하기 위한 제 1 가산수단; 상기 제 1 가산수단의 각 출력신호를 더하기 위한 제 2 가산수단; 상기 제 2 가산수단의 각 출력신호와 상기 복소 상관 계수열의 복소 상관 계수를 곱하기 위한 상관 계수 곱셈수단; 및 상기 상관 계수 곱셈수단의 각 출력신호를 더하기 위한 최종 출력 가산수단을 포함함.
4. 발명의 중요한 용도
본 발명은 직교 주파수 분할 다중화(OFDM) 시스템 등에 이용됨.
상관기, 복소 상관 계수, 동기, 대칭

Description

상관 계수의 대칭성을 이용한 상관 장치 및 그 방법{Apparatus and Method for Correlation using Symmetry of Multiplying Coefficients}
도 1은 직교 주파수 분할 다중화 방식의 무선랜에서의 프레임 구성예시도,
도 2는 종래 상관 장치의 일실시예 구성도,
도 3은 SP의 IFFT 출력을 나타내는 일실시예 그래프,
도 4는 SP의 IFFT 출력을 복소 평면에 나타낸 일실시예 그래프,
도 5는 복소 평면에서 SP의 IFFT 출력이 속한 사분면을 나타낸 일실시예 도면,
도 6은 본 발명에 따른 상관 장치의 실수부의 일실시예 구성도,
도 7은 본 발명에 따른 상관 장치의 허수부의 일실시예 구성도,
도 8은 본 발명에 따른 상관 장치의 일실시예 전체 구성도,
도 9는 동작 속도를 입력신호의 2배로 할 경우, 본 발명에 따른 상관 장치의 일실시예 구성도,
도 10은 도 9의 제 2 가산기열, 상관 계수 곱셈기열의 상세한 일실시예 구성도,
도 11은 본 발명에 따른 상관 장치의 동작 속도를 수신 입력의 두배로 할 경 우의 일실시예 시간 개념도,
도 12는 본 발명에 따른 상관 계수의 대칭성을 이용한 상관 과정을 설명하는 일실시예 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
902 : 지연소자 904 : 제 1 가산기열
905 : 제 2 가산기열 907 : 상관 계수 곱셈기열
910 : 최종 출력 가산기열
본 발명은 상관 계수의 대칭성을 이용한 상관 장치 및 그 방법에 관한 것으로, 더욱 상세하게는 덧셈기 및 곱셈기의 수를 줄여 하드웨어 복잡도를 감소시키기 위하여 상관 계수의 대칭성을 이용하는 상관 장치 및 그 방법에 관한 것이다.
최근 무선랜(WLAN: Wireless Local Area Network)을 이용한 고속의 데이터 통신이 증가하고 있다. 이는 기존의 유선을 이용한 통신에서 얻을 수 없었던 네트워크 구성의 유연성, 연결의 용이함, 이동성 등을 무선 랜을 이용함으로써 저가의 비용으로 실현시킬 수 있기 때문이다.
현재 무선랜(WLAN)은 IEEE(Institute of Electrical and Electronics Engineers) 802.11의 다양한 표준에 맞춰 개발되어 사용되고 있다. 이러한 표준에는 사용되는 주파수 대역과 데이터 속도에 따라 크게 세가지로 나누어진다.
사용되는 주파수 대역을 기준으로 2.4 GHz의 주파수 대역에 대한 표준인 802.11b와 802.11g, 그리고 5 GHz의 주파수 대역에 대한 표준인 802.11a 가 있다.
802.11b는 1, 2, 5.5, 11 Mbps 의 데이터 속도를 제공하고 변조 방식으로 대역 확산(Spread Sprectrum)을 이용한다. 또한, 802.11g는 데이터 속도가 최대 11Mbps인 상기 802.11b를 보완하기 위해 최대 속도 54Mbps를 제공하고, 6, 9, 12, 18, 24, 36, 48, 54Mbps 중 하나의 데이터 속도를 지원하는 직교 주파수 분할 다중화(OFDM: Othogonal Frequency Division Multiplexing) 방식이 추가되어 있다.
802.11a는 직교 주파수 분할 다중화(OFDM) 방식을 이용하여 6, 9, 12, 18, 24, 36, 48, 54Mbps 중 하나의 데이터 속도를 지원하며 5GHz의 주파수 대역을 사용하는 것으로 정해져 있다.
상술한 표준 중 802.11g와 802.11a에서 이용하는 직교 주파수 분할 다중화(OFDM) 방식의 통신은 IEEE 802의 PART 11에 개시되어 있는 "WIRELESS LAN MEDIUM ACCESS CONTROL(MAC) AND PHYSICAL LAYER(PHY) SPECIFICATIONS"의 "HIGH SPEED PHYSICAL LAYER IN THE 5 GHz BAND"에서 정한 표준을 따르고 있다.
한편, 직교 주파수 분할 다중화(OFDM) 방식을 사용하는 무선랜에서는, 여러가지의 데이터 속도를 지원하기 위해 다양한 변조 기법을 제공하고 있다. 6,9Mbps의 경우는 BPSK(Binary Phase Shift Keying), 12, 18Mbps의 경우는 QPSK(Quaternay Phase Shift Keying), 24, 36Mbps의 경우는 16QAM(Quadruture Amplitude Modulation), 48, 56Mbps의 경우에는 64QAM을 사용하고 있다.
도 1은 직교 주파수 분할 다중화 방식의 무선랜에서의 프레임 구성예시도이다.
도 1에 도시된 바와 같이, 직교 주파수 분할 다중화 방식의 무선랜에서의 프레임은 SP(Short Preamble) 구간, LP(Long Preamble) 구간, 시그널 필드 및 데이터 필드를 포함한다.
SP 구간은 신호 감지, 자동 이득 제어, 동기 획득 및 주파수 변이 조정을 위해 10개의 SP(Short Preamble)로 구성되고, LP 구간은 채널 조정 및 미세 주파수 변이 조정을 위해 2개의 LP(Long Preamble)로 구성되며, 시그널 필드는 전송되는 프레임의 데이터 속도 및 데이터 길이 등의 정보를 가지며, 데이터 필드는 실제 데이터 정보를 갖는다.
도 1에 도시된 바와 같은 프레임이 무선 채널을 통해 전송될 경우 다중 경로를 통한 패이딩(Fading)으로 인해 신호는 왜곡되고, 왜곡된 신호는 수신단에서 여러가지의 과정을 거쳐 원래의 신호로 복원된다. 왜곡된 신호를 원래의 신호로 복구하는 과정의 시작은 왜곡되어 수신된 신호의 동기를 검출하는 것이다.
동기를 검출하기 위한 방법으로 수신되는 신호와 이미 알려진 데이터열(A Know Sequence) 사이의 상관(correlation) 값을 구하는 방법이 널리 이용된다. 이 때, 이미 알려진 데이터열로는 다중 경로를 통한 간섭에 잘 견디도록 만들어진 프리앰블이 이용된다.
한편, 상관은 수신되는 신호와 이미 알려진 데이터열(Data Sequence)을 비교 하는 과정을 말한다. 예를 들면, 송신단에 이미 알려진 신호(수신단에서 복구하지 않아도 알 수 있는 신호, 즉 송수신단에 이미 알려진 신호로 일반적으로 프리앰블 신호)를 송신 신호의 처음 부분에 항상 실어 보낸다고 할 때, 수신단은 수신되는 신호의 시작점을 알기 위해 이미 알려진 패턴의 신호와 수신 신호와의 일치를 비교하고 그 일치가 가장 큰 부분을 이용하여 수신되는 프레임의 동기를 검출할 수 있다. 이러한 상관 과정은 [수학식 1]과 같이 나타낼 수 있다.
Figure 112004058566435-PAT00001
여기서, Cj는 j번째 상관 값, Si는 동기 획득을 위해 이미 알려진 시퀀스(sequence), r은 수신 신호, L은 동기 검출을 위한 시퀀스의 전체 길이를 나타낸다.
직교 주파수 분할 다중화(OFDM) 방식을 사용하는 무선랜에서 이미 알려진 시퀀스 역할을 하는 SP 신호는 { 0, 0, 1+j, 0, 0, 0, -1-j, 0, 0, 0, 1+j, 0, 0, 0, -1-j, 0, 0, 0, -1-j, 0, 0, 0, 1+j, 0, 0, 0, 0, 0, 0, 0, -1-j, 0, 0, 0, -1-j, 0, 0, 0, 1+j, 0, 0, 0, 1+j, 0, 0, 0, 1+j, 0, 0, 0, 1+j, 0, 0 }의 복소 신호를 IFFT(Inverse Fast Fourier Transform)로 변환한 신호이다. 이 때, SP 신호는 시간 영역에서 16개의 샘플(샘플시간 = 1/20MHz)열로 구성되어진다.
이러한 SP 신호가 수신 입력의 동기 검출에 이용되고, 따라서 직교 주파수 분할 다중화(OFDM) 방식의 무선랜에서 동기 검출을 위한 상관 계수는 복소 값을 가 지는 16개의 SP 시퀀스(sequence)가 된다.
수신단은 상관기(correlator) 또는 정합 필터(matched filter)를 이용하여 무선 채널을 통해 전송된 SP 신호로부터 동기를 검출한다. 이 때, 동기 검출을 위한 상관기 또는 정합 필터는 16개의 SP 신호를 상관 계수로 하는 지연 소자 라인(Tapped Delay Line) 또는 유한 임펄스 응답(Finite Impulse Response) 필터의 구조를 가진다.
도 2는 종래 상관 장치의 일실시예 구성도이다.
도 2에 도시된 종래 상관 장치는 수신 입력(200)을 동기 검출 시퀀스의 길이만큼 지연시키기 위한 지연 소자 라인(Tapped Delay Line)(210), 샘플 클럭만큼 지연된 값과 입력을 동기 검출 시퀀스, 즉 상관 계수의 값과 곱하기 위한 곱셈부(220) 및 곱셈부(220)에서 곱해진 값을 더하는 덧셈부(230)를 포함한다. 이 때, 동기 검출의 시퀀스는 16이다. 즉, 프리앰블의 시퀀스가 16 샘플이다.
도 2 에 도시된 복소 상관 장치는 입력 샘플마다 64(4*16)번의 곱셈과 62(30+16x2)번의 덧셈/뺄셈 과정이 필요하다. 즉, 매 샘플마다 복소 입력의 경우, Cj의 값을 계산하는데 있어 2(L-1)+2*L번의 덧셈/뺄셈과 4*L번의 곱셈이 필요하다.
이러한 계산 값은 동기 시퀀스열(sync sequence)이 작을 경우(즉, L이 작은 값을 가질 경우) 계산량이 많지 않으나 그렇지 않을 경우 계산량이 상당히 증가하는 문제점이 있다.
또한, 하드웨어로 구현할 경우, 종래 상관 장치는 상술한 수만큼의 곱셈기 및 덧셈기/뺄셈기들로 구성되는데 이는 전체 수신기의 10∼20% 정도를 자치하여 수신기의 복잡도를 증가시키는 문제점이 있다. 특히, 곱셈기의 경우 많은 양의 논리소자를 필요로 하기 때문에 입력되는 비트의 수가 클 경우 하드웨어의 복잡도는 상당히 증가하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 상관 계수열의 중간 지점에 대해 실수부 및 허수부의 값이 서로 바뀌고, 상관 계수열의 중간 지점을 기준으로 좌우 두 부분으로 나눌 때 실수부 및 허수부의 값이 상기 나누어진 두 부분의 중간 지점에 대해 좌우대칭인 관계를 이용함으로써, 복잡도를 줄이기 위한, 상관 계수의 대칭성을 이용한 상관 장치 및 그 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 장치는, 수신 입력된 복소 신호열과 대칭성을 갖는 복소 상관 계수열을 상관하는 상관 장치에 있어서, 상기 수신 입력된 복소 신호열을 매 샘플 단위마다 지연시키기 위한 지연수단; 지연된 복소 신호 열을 더하기 위한 제 1 가산수단; 상기 제 1 가산수단의 각 출력신호를 더하기 위한 제 2 가산수단; 상기 제 2 가산수단의 각 출력신호와 상기 복소 상관 계수열의 복소 상관 계수를 곱하기 위한 상관 계수 곱셈수단; 및 상기 상관 계수 곱셈수단의 각 출력신호를 더하기 위한 최종 출력 가산수단을 포함는 것을 특징으로 한다.
또한, 본 발명의 방법은, 복소 상관 계수열의 대칭성을 이용하여 상관하는 상관 방법에 있어서, 수신 입력된 복소 신호열을 매 샘플 단위마다 지연시키는 지연단계; 지연된 복소 신호열을 더하는 제 1 가산단계; 더해져 출력된 신호들 중 공통의 상관 계수가 곱해지는 출력신호들을 다시 더하는 제 2 가산단계; 제 2 가산단계에서 더해진 신호와 상기 복소 상관 계수열의 복소 상관 계수를 곱하는 상관 계수 곱셈단계; 및 복소 상관 계수가 곱해진 신호를 더하는 최종 출력 가산단계를 포함하는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.
설명의 편의를 위해 이하의 상세한 설명에서는 동기 검출을 위한 기준열인 복소 상관 계수열로서 직교 주파수 분할 다중화 방식의 SP(Short Preamble) 시퀀스 를 예로 들어 설명한다. 그러나 이외에도 다양한 기준열이 사용될 수 있음은 자명하다.
도 3은 SP의 IFFT 출력을 나타내는 일실시예 그래프로, 도 3에 도시된 바와 같이, SP(Short Preamble)의 IFFT 출력 16개를 살펴보면 2가지의 대칭성을 가지고 있다. 여기서, 도 3의 위 그래프는 SP의 실수부, 아래 그래프는 SP의 허수부를 나타낸다.
실수/허수의 값 각각을 크게 ⓐ, ⓑ 두 부분으로 나누고, 이들 각 부분을 또한 ①, ②와 ③, ④ 두 부분으로 나누어 보면, ⓐ와 ⓑ 부분은 직선(Solid line)(310)에 대해 실수와 허수의 값이 서로 바뀌어진 대칭을 갖는다. 즉, ⓐ 부분이 x+jy라면 ⓑ 부분은 y+jx 가 된다.
한편, ⓐ 부분은 점선(Dotted Line)(320)에 대해 ①과 ②가 좌우대칭(even-symmetry), ⓑ부분은 점선(330)에 대해 ③과 ④가 좌우대칭(even-symmetry)을 갖는다.
도 4는 SP의 IFFT 출력을 복소 평면에 나타낸 일실시예 그래프이고, 도 5는 복소 평면에서 SP의 IFFT 출력이 속한 사분면을 나타낸 일실시예 도면이다.
도 4에 도시된 바와 같이 SP의 IFFT 출력 16개를 복소 평면으로 나타내면, 도 3의 ⓐ와 ⓑ는 복소 평면에서 y=x 직선에 대해 대칭이다. 또한, 도 5에 도시된 바와 같이 SP의 IFFT 출력의 사분면내 위치를 나타내면, 각 샘플점들은 다른 사분면내에 위치한다.
SP의 대칭을 이용하기 위해서는 일반적인 상관기(Correlator)의 수식에 위의 대칭 관계를 적용해야 한다. SP의 대칭관계를 식으로 나타내면 [수학식 2]와 같다.
Figure 112004058566435-PAT00002
여기서, C(n)=x(n) +jy(n)은 상관기의 복소 계수이고, C(n)은 C(n)의 실수부 및 허수부를 서로 바꾼 것으로 C(n+L/2)의 복소 계수이며, L(=16)은 상관기의 길이를 나타낸다.
한편, [수학식 2]의 (1)은 도 3의 ⓐ와 ⓑ의 관계를, [수학식 2]의 (2), (3)은 도 3의 ①, ②와 ③, ④의 관계를 나타낸다. 이러한 대칭식을 일반적인 상관기의 수식에 적용하면 대칭 관계가 적용된 상관기의 관계를 획득할 수 있다.
일반적인 상관기의 동작은 [수학식 3]과 같다.
Figure 112004058566435-PAT00003
여기서, r(n)은 복소 수신 입력의 값, r(n)*는 복소 수신 입력의 컨쥬게이트(conjugate) 값을 나타낸다.
다음으로, [수학식 3]에 [수학식 2]의 (2) 및 (3)의 관계를 적용하면 도 3의 ⓐ와 ⓑ 부분은 [수학식 4]와 같다.
Figure 112004058566435-PAT00004
여기서, rm-n은 r(m-n)을 나타내고, am 및 bm은 각각 도 3의 ⓐ와 ⓑ 부분을 나타낸다.
또한, [수학식 4]에 [수학식 2]의 (1)의 관계를 적용하면 [수학식 5]와 같다.
Figure 112004058566435-PAT00005
여기서, Rij=rm-i+rm-j를 나타내고, i 및 j는 0에서 15 사이의 정수를 두자리 수로 표기한 값이다. 즉, R0204에서 02는 2를, 04는 4를 나타내는 값이 된다.
한편, [수학식 5]의 wm을 [수학식 6]의 관계를 이용하여 실수부와 허수부로 나누면 [수학식 7]과 같다.
Figure 112004058566435-PAT00006
Figure 112004058566435-PAT00007
여기서, CnR 및 RnR은 Cn 및 Rn의 실수부(real part)를 나타내고, CnI 및 RnI는 Cn 및 Rn의 허수부(imaginary)를 나타낸다. 또한, RnR 및 RnI는 지연소자(Tapped delay) 라인에서 공통의 복소 계수가 곱해지는 항들의 합을 나타내고, [수학식 7]에 나타난 바와 같이, RnR 및 RnI는 실수부와 허수부에 공통으로 나타난다. 따라서, RnR 및 RnI으로 구성된 항들은 상관 장치의 지연소자 라인을 공통으로 사용할 수 있다.
이 때, [수학식 7]의 실수부와 허수부는 R로 이루어진 다항식에서 덧셈기/뺄셈기가 차이가 나고, R로 이루어진 다항식에 곱해지는 계수가 복소 계수에서 차이가 난다. 즉, [수학식 7]의 실수부에 복소 계수의 실수부가 곱해지면, [수학식 7]의 허수부에는 동일한 복수 계수의 허수부가 곱해진다.
한편, [수학식 7]과 같이, SP의 대칭 관계를 나타낸 [수학식 2]를 적용할 경우, 상관 장치의 실수 및 허수의 출력 각 식이 9개의 곱셈기와 계수의 곱으로 나타나게 되어 전체 곱셈기의 수가 18개로 구현되고, 따라서 기존의 상관 장치에서 요 구되는 64개의 곱셈기에 비해 약 70% 정도를 줄일 수 있다.
도 6은 본 발명에 따른 상관 장치의 실수부의 일실시예 구성도이다.
도 6에 도시된 본 발명에 따른 상관 장치의 실수부는 [수학식 7]의 (1)에 의해 구성된다. SP 및 수신 입력은 복소수의 값을 가지기 때문에, 상관 장치의 실수 출력의 값은 수신 신호의 실수 값 및 허수 값을 입력(700)(761)으로 한다.
수신 신호의 실수 입력(700)은 16개의 탭을 가진 지연소자(TDL:Tapped Delay Line)(701, 702,…, 715)에 의해 샘플시간만큼 지연된다. 수신 신호의 허수 입력(761) 역시 16개의 탭을 가진 지연소자(716, 717,…, 730)에 의해 샘플시간만큼 지연된다.
도 6에 도시된 상관 장치의 각 덧셈기/뺄셈기, 곱셈기는 [수학식 7]의 (1)의 각 항과 대응된다. 이의 대응 관계는 [표1]과 같다.
Figure 112004058566435-PAT00008
[표1]을 참조하면, 덧셈기(731)(740)(737)는 [수학식 7]의 (1)의 (R0006R + R0814I)를 나타낸다. 즉, 실수 입력에 대한 0번째 탭의 신호와 6번째 탭 신호를 더한 덧셈기(731), 허수 입력에 대한 8번째 탭 신호와 14번째 탭 신호를 더한 덧셈기(737), 상기 두 덧셈기(731)(737)의 출력을 더하는 덧셈기(737)을 나타낸다. 나머지 각 항에 대해서도 상술한 바와 같이 적용될 수 있다. 한편, [표1]에서 |C8|의 경우, C8의 값이 실수의 값, 즉 A+j0을 가지기 때문에 C8의 절대 값을 구하기 위한 별도의 하드웨어는 필요하지 않다.
도 7은 본 발명에 따른 상관 장치의 허수부의 일실시예 구성도이다.
도 7에 도시된 본 발명에 따른 상관 장치의 허수부는 [수학식 7]의 (2)에 의해 구성된다. 이 때, [수학식 7]의 (2)는, [수학식 6]과 같이, [수학식 7]의 (1)의 수식에서 상관 계수가 실수인 경우에는 허수로 바꾸고, 상관 계수가 허수인 경우에는 실수로 바꾸고, 또한, 상관 계수와 곱해지는 Rn항의 경우에는 허수의 값을 갖는 항을 음수로 바꾸면 만들어진다.
예를 들어, 본 발명에 따른 상관 장치의 허수부에서 C12I(R03R - R11I) 항은 상관 장치의 실수부의 C12R(R03R + R11I) 항을 상술한 바와 같이 바꾸면 만들어진다. 따라서, 본 발명에 따른 상관 장치의 허수부는 일부 덧셈기가 뺄셈기로 바뀌어지는 것을 제외하고는 실수부와 차이가 나지 않는다. [표2]는 [수학식 2]의 (2)의 각 항과 도 7에 도시된 상관 장치의 각 덧셈기/뺄셈기, 곱셈기의 대응 관계이다.
Figure 112004058566435-PAT00009
상술한 바와 같이, 본 발명에 따른 상관 장치의 실수부 및 허수부는 도 6 및 도 7에 도시된 바와 같이, 탭을 가진 지연소자(TDL)의 서로 관련있는 탭의 출력(예를 들면, R0204에서 2번째, 4번째 탭)을 더하는 부분은 공통으로 적용 될 수 있다. 즉, 도 6 및 도 7에서 상관 계수를 곱하는 곱셈기와 관련 탭의 출력을 더한 덧셈기의 출력을 다시 더하는 부분(7A, 8A)만 달라지게 된다.
도 8은 본 발명에 따른 상관 장치의 일실시예 전체 구성도이다.
도 8에 도시된 바와 같이, 실수(900) 및 허수(901)의 입력신호는 탭을 가진 지연소자(902, 903)를 통해 지연되고, 상기 지연된 신호는 제 1 가산기열(904, 이하 "AA"라 함, AA: First Adder Array)에서 상관 계수의 대칭 관계에 따라 더해진다. 이 때, AA의 각 출력 AAi(i= 0,1,…,17. i는 정수)는 [표3]과 같은 관계식에 의해 정의된다. 따라서, AA를 구성하는데 필요한 덧셈기의 수는 2x7=14개가 된다.
Figure 112004058566435-PAT00010
다음으로, AA를 통해 계산된 출력신호는 제 2 가산기열(905, 906), 이하 "AA2"라 함)로 입력되고, AA2(905, 906)는 후술하는 상관 계수 곱셈기열(905, 906)에서 동일한 상관 계수가 곱해지는 AA 출력신호들을 더한다. 이 때, 도 8에 도시된 AA2I(905)는 실수 값을 출력하고, AA2Q(905)는 허수 값을 출력하며, 상기 AA2I(905) 및 AA2Q(906)의 출력은 [표 4]와 같이 정의된 수식에 의해 생성된다.
Figure 112004058566435-PAT00011
[표4]에 나타난 바와 같이, AA2I(905)와 AA2Q(906)는 2-입력 가산기 9개, 2-입력 감산기 9개로 구성된다. 따라서, AA2(905, 906)는 전부 18개의 2-입력 가산기/뺄셈기로 구성된다.
한편, AA2(905, 906)을 통과한 신호는 상관 계수 곱셈기열(907, 908, 이하 "MA"라 함. MA:Multiplier Adder)에서 상관 계수와 곱해진다. 이 때, 도 8에 도시된 MAI(907)는 실수 값을 출력하고, MAQ(908)는 허수 값을 출력한다. 즉, MA(907, 908)는 [수학식 2]와 같은 대칭 관계로 인해 5개의 상관 계수만을 가지고 AA2(905, 906)의 출력과 곱한다.
MAI(907) 및 MAQ(908)의 출력신호는 [표5]와 같이 정의된 수식에 의해 생성되고, MAI(907) 및 MAQ(908)에서 AA2(905, 906)의 각 출력신호에 곱해지는 복소 상관 계수의 실수 및 허수의 값은 대칭성에 의해 서로 바뀌어져 있다.
Figure 112004058566435-PAT00012
[표5]와 같이, MAI(907) 및 MAQ(908)는 2-입력 곱셈기 9개로 각각 구성된다. 따라서, MA(907, 908)를 구성하는데 필요한 곱셈기의 수는 2x9=18개가 된다.
그리고, 최종 출력 가산기열(910, 911)은 MA(907, 908)의 출력 신호를 더하여 실수 및 허수의 최종 출력 신호를 생성한다. 이 때, 최종 출력 가산기열(910, 911)에는 실수 및 허수의 최종 상관 출력을 생성하기 위해 2-입력 덧셈기 8개가 각각 필요하다.
따라서, 도 8에 도시된 바와 같은 본 발명에 따른 상관 장치를 구성할 경우에 필요한 덧셈기의 개수는 2x7 + 9x2 + 8x2 = 48개이고, 곱셈기의 수는 2x9=18개이다. 이는 기존의 상관 장치에서 필요한 62개의 덧셈기와 64개의 곱셈기에 비해 덧셈기는 약 20%, 곱셈기는 약 70% 정도가 줄어든 것이다.
한편, 본 발명에 따른 상관 장치의 실수 및 허수부의 차이는, 제 2 가산열에서 실수 부분은 덧셈기로 구성되고 허수 부분은 뺄셈기로 구성되며, 상관 계수 곱셈기열에서는 곱하여지는 상관 계수의 실수 및 허수 부분이 서로 바뀌어지는 것이다. 이 때, 상관 장치의 동작 속도를 2배로 할 경우 구성 소자를 다시 반으로 줄일 수 있다. 즉, 입력 신호의 샘플 속도보다 2배 빨리 상관 장치를 동작시킬 경우, 상관 장치 동작 시간의 절반은 실수 부분을 계산하도록 제어하고 나머지 반은 허수 부분을 계산하도록 제어하면, 상관 장치의 제 2 가산열에서 사용되는 덧셈기를 반으로, 상관계수 곱셈기열에서 사용되는 곱셈기를 반으로, 최종 출력 가산기열에서 사용되는 덧셈기를 반으로 줄일 수 있어, 전체 사용되는 덧셈기는 31개, 곱셈기는 9개로 줄어든다. 이와 같이 함으로써, 본 발명에 따른 상관 장치는 기존 상관 장치에 비해 덧셈기의 수는 50%, 곱셈기의 수는 86% 정도 줄일 수 있다.
도 9는 동작 속도를 입력신호의 2배로 할 경우, 본 발명에 따른 상관 장치의 일실시예 구성도이다.
도 9에 도시된 본 발명에 따른 상관 장치는 도 8의 상관 장치와 제 2 가산기열(1005), 상관 계수 곱셈기열(1006), 상관 계수열(1007), 그리고 최종 출력 가산기 열(1009)에서 다르다. 또한, 실수 및 허수 부분의 상관 출력을 위해 필요한 제어 신호를 발생시키는 제어부(1008)가 추가된다.
제 2 가산기열(1005)은 실수 부분의 계산과 허수 부분의 계산을 하나로 통합한 것으로, 실수 부분을 계산할 때는 실수 입력(1000)의 지연 탭(1002)으로부터 계산된 제 1 가산열(1004)의 각 출력을 더하고, 허수 부분을 계산할 때는 허수 입력(1001)의 지연 탭(1003)으로부터 계산된 제 1 가산열(1003)의 각 출력에 대해 뺄셈을 한다.
상관 계수 곱셈기열(1006)은 제 2 가산기열(1005)로부터의 출력신호 중 실수 부분과 허수 부분에 복소 상관 계수를 곱할 때, 대칭 관계에 따라 실수 및 허수 부분을 서로 바꾸어 곱한다.
도 10은 도 9의 제 2 가산기열, 상관 계수 곱셈기열의 상세한 일실시예 구성도이다.
도 10에 도시된 바와 같이, 상관 계수 C12가 곱하여지는 경우, 제 2 가산기열(1005)의 더하기는 제어신호(1109)에 따라 제 1 가산기열(1004)로부터 발생된 신 호 AA2(1101), AA3(1103)를 더하거나 뺄 수 있다.
실수부를 계산할 경우, 제 1 가산기열(1004)로부터 발생된 출력신호 AA0(1100), AA1(1102), AA2(1101), AA3(1103)를 각각 더하여야 한다. 그리고 AA0(1100), AA1(1102)은 실수 및 허수 부분 계산에는 변하지 않으며, 단지 AA2(1101), AA3(1103), 즉 복소 수신 입력 신호 중 허수 입력 신호에 대해 각 지연 탭 값을 더한 제 1 가산기열(1104)의 출력 값들만이 실수 및 허수 부분에서 달라진다.
실수부 계산시에는 입력 값을 그대로 더하고, 허수부 계산시에는 입력값을 빼야 한다. 따라서, 실수 및 허수부의 계산에 따라 AA2(1101), AA3(1103)의 값을 그대로 또는 음수의 값을 선택하기 위한 스위치 또는 멀티플레서(1110, 1111, 이하 "스위치"라 함)가 필요하다.
도 10에 도시된 스위치(1110, 1111)는 제어 신호에 따라 입력신호를 그대로 출력하거나 입력신호의 이진보수(2’s Complement)를 취한 신호를 출력한다. 이러한 스위치(1110, 1111)를 통과한 신호는, 실수의 경우 제어신호에 의해 캐리(carry) 입력을 0 또는 1로 설정할 수 있는 덧셈기(1104, 1105)로 연결된다. 따라서, 덧셈기(1104, 1105)는 제어 신호에 따라 실수일 경우 '0’을 더하고 허수 일 경우 '1’을 더한다.(이진수 체계에서 뺄셈은 이진보수에다 1을 더하는 것과 같음).
곱셈기의 경우, 제어 신호에 따라 상관 계수의 실수 및 허수 부분이 서로 바뀌어 곱해진다. 이러한 동작을 위해서는 제어 신호에 따라 상관 계수의 실수 및 허 수 값이 그대로 출력되거나, 서로 위치를 바꾸어 출력되는 2x2 스위치(1106)가 필요하다.
따라서, 상관 장치의 실수부 계산의 경우 제 1 곱셈기(1107)에는 실수의 상관 계수가 제 2 곱셈기(1108)에는 허수의 상관 계수가 곱해지고, 허수부 계산의 경우 제 1 곱셈기(1107)에는 허수의 상관 계수가, 제 2 곱셈기(1108)에는 실수의 상관 계수가 곱해진다. 이렇게 곱해진 값은 최종 출력 가산기열(1009)에서 더해진다. 나머지 상관 계수를 곱할 때에도 상술한 바와 같이 적용된다. 다만, C8의 계수를 곱할 경우에는 곱셈기가 하나만 사용되어 별도의 스위치가 필요없다. 이와 같이 계산된 상관 계수 곱셈기열(1006)의 출력은 최종 출력 가산기열(1009)을 거친 뒤, 신호를 수신 입력의 원래 샘플 속도값으로 유지하기 위한 스위치(1010)를 지나면서 최종 상관 장치의 출력이 된다.
도 11은 본 발명에 따른 상관 장치의 동작 속도를 수신 입력의 두배로 할 경우의 일실시예 시간 개념도이다.
도 11의 (a)는 수신 입력 샘플링 클럭, 도 11의 (b)는 수신 신호의 실수부 입력, 도 11의 (c)는 수신 신호의 허수부 입력, 도 11의 (d)는 상관 장치의 동작 클럭, 도 11의 (e)는 매 샘플마다 계산되는 상관 장치의 출력, 도 11의 (f)는 수신 입력신호와 동일한 샘플 속도로 정렬된 상관 장치의 출력을 나타낸다.
도 11의 (b) 및 (c)와 같이, 복소 수신 입력신호가 (x0, x1,…)+j(y0, y1,..)로 입력될 경우, 도 11의 (e)와 같이 상관 장치의 출력은 매 동작 샘플마다 실수부 및 허수부를 교대로 계산한다. 또한, 도 11의 (f)와 같이, 교대로 계산된 출력신호를 다시 복소 입력의 샘플 속도로 정렬하여 출력하면 상관 장치의 동작속도와 수신 입력신호의 샘플링 속도가 같을 때의 출력과 같게된다.
도 12는 본 발명에 따른 상관 계수의 대칭성을 이용한 상관 과정을 설명하는 일실시예 흐름도이다.
도 12에 도시된 바와 같이, 먼저, 외부로부터 수신 입력되는 복소 신호열을 매 샘플 단위마다 지연시킨다(1210).
이어서, 지연된 복소 신호열을 [표3]의 관계식과 같이 더하고(1220), 더해져 출력된 신호들 중 공통의 상관 계수가 곱해지는 출력신호들을 [표4]의 관계식과 같이 다시 더한다(1230). 즉, 상기 1230 과정에서 실수부 계산시 상기 1220 과정의 출력신호들 중 공통의 상관 계수가 곱해지는 출력신호들은 서로 더하고, 허수부 계산시 상기 1220 과정의 출력신호들 중 공통의 상관 계수가 곱해지는 출력신호들은 서로 빼준다.
이어서, 상기 1230 과정에서 더해진 신호와 동기 검출을 위한 기준열인 복소 상관 계수열의 복소 상관 계수를 [표5]와 같이 곱한다(1240). 이 때, 실수 및 허수 부분 계산시 복소 상관 계수의 실수부 및 허수부는, 실수 부분을 계산할 때와 허수 부분을 계산할 때 서로 바뀌어 곱해진다.
다음으로, 복소 상관 계수가 곱해진 신호를 더하여 최종 상관 신호를 출력한다(1250).
부연하면, 무선 동기 획득을 위해 사용되는 SP의 [수학식 2]와 같은 대칭성을 이용할 경우 [표6]과 같이 하드웨어의 복잡도를 줄일 수 있다. 즉, 대칭성을 이용하고 동일 샘플 속도를 가질 경우, 곱셈기는 약 70%, 덧셈기는 약 20%를 줄일 수 있고, 2배의 샘플 속도를 이용할 경우에는 곱셈기는 약 86%, 덧셈기는 약 50% 를 줄일 수 있다.
Figure 112004058566435-PAT00013
상술한 바와 같은 본 발명의 방법은 프로그램으로 구현되어 컴퓨터로 읽을 수 있는 형태로 기록매체(씨디롬, 램, 롬, 플로피 디스크, 하드 디스크, 광자기 디스크 등)에 저장될 수 있다. 이러한 과정은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있으므로 더 이상 상세히 설명하지 않기로 한다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
상기와 같은 본 발명은, 상관 계수의 대칭성을 이용함으로써, 곱셈기 및 덧셈기를 기존 상관 장치에 비해 각각 약 70% 및 20%를 줄일 수 있다.
또한, 본 발명은, 동작 속도를 복소 입력신호의 샘플 속도보다 2배로 할 경우, 곱셈기 및 덧셈기를 각각 약 86% 및 50% 정도로 줄일 수 있어, 상관 장치의 하드웨어 복잡도를 상당히 줄일 수 있는 효과가 있다.

Claims (10)

  1. 수신 입력된 복소 신호열과 대칭성을 갖는 복소 상관 계수열을 상관하는 상관 장치에 있어서,
    상기 수신 입력된 복소 신호열을 매 샘플 단위마다 지연시키기 위한 지연수단;
    지연된 복소 신호열을 더하기 위한 제 1 가산수단;
    상기 제 1 가산수단의 각 출력신호를 더하기 위한 제 2 가산수단;
    상기 제 2 가산수단의 각 출력신호와 상기 복소 상관 계수열의 복소 상관 계수를 곱하기 위한 상관 계수 곱셈수단; 및
    상기 상관 계수 곱셈수단의 각 출력신호를 더하기 위한 최종 출력 가산수단
    을 포함하는 상관 장치.
  2. 제 1 항에 있어서,
    상기 제 2 가산수단은,
    실수부 계산시에는 상기 제 1 가산수단의 각 출력신호를 더하고, 허수부 계산시에는 상기 제 1 가산수단의 각 출력신호를 빼는 것을 특징으로 하는 상관 장치.
  3. 제 1 항에 있어서,
    상기 상관 계수 곱셈수단은,
    실수 및 허수 부분 계산시, 복소 상관 계수의 실수부 및 허수부가 서로 바뀌어져 곱해지는 것을 특징으로 하는 상관 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 가산수단 및 상기 상관 계수 곱셈수단을 제어하기 위한 제어수단을 더 포함하되,
    상기 제어수단은,
    상기 제 2 가산수단을 제어하여 상기 제 1 가산수단으로부터의 각 출력신호를 더하거나 빼도록 하고, 상기 상관 계수 곱셈수단을 제어하여 복소 상관 계수의 실수부 및 허수부 값의 위치를 서로 바꾸도록 하는 것을 특징으로 하는 상관 장치.
  5. 제 4 항에 있어서,
    상기 복소 상관 계수열은,
    하기 [수학식]과 같은 대칭성을 갖는 것을 특징으로 하는 상관 장치.
    [수학식]
    Figure 112004058566435-PAT00014
    여기서, C(n)은 복소 상관 계수이고 x(n)+jy(n)으로 표현되며, C(n)은 복소 상관 계수의 실수부 및 허수부가 바뀌어진 관계로 y(n)+jx(n)으로 표시되고, L은 복소 상관 계수열의 길이.
  6. 제 5 항에 있어서,
    상기 복소 상관 계수열은,
    직교 주파수 분할 다중화 방식의 SP(Short preamble) 시퀀스인 것을 특징으로 하는 상관 장치.
  7. 복소 상관 계수열의 대칭성을 이용하여 상관하는 상관 방법에 있어서,
    수신 입력된 복소 신호열을 매 샘플 단위마다 지연시키는 지연단계;
    지연된 복소 신호열을 더하는 제 1 가산단계;
    더해져 출력된 신호들 중 공통의 상관 계수가 곱해지는 출력신호들을 다시 더하는 제 2 가산단계;
    제 2 가산단계에서 더해진 신호와 상기 복소 상관 계수열의 복소 상관 계수를 곱하는 상관 계수 곱셈단계; 및
    복소 상관 계수가 곱해진 신호를 더하는 최종 출력 가산단계
    를 포함하는 상관 방법.
  8. 제 7 항에 있어서,
    상기 제 2 가산단계는,
    실수부 계산시에는 상기 제 1 가산단계의 각 출력신호를 더하고, 허수부 계산시에는 상기 제 1 가산단계의 각 출력신호를 빼는 것을 특징으로 하는 상관 방법.
  9. 제 7 항에 있어서,
    상기 상관 계수 곱셈단계는,
    실수 및 허수 부분 계산시, 복소 상관 계수의 실수부 및 허수부가 서로 바뀌어 곱해지는 것을 특징으로 하는 상관 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 복소 상관 계수열은,
    직교 주파수 분할 다중화 방식의 SP(Short preamble) 시퀀스인 것을 특징으로 하는 상관 방법.
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