KR20060064677A - 적층형 단일 칩 구조를 가진 무선 수신기 - Google Patents

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Abstract

위성위치확인시스템(GPS) 또는 다른 무선 주파수(RF) 응용에서 사용하기에 적합한 모놀리식 무선 수신기(100)는 혼합-모드 집적회로 및 적층형 메모리 디바이스를 적절하게 포함한다. 혼합-모드 집적회로는 공통 다이 상에 디지털 부분(104) 및 아날로그 부분(106)을 포함한다. 아날로그 부분은 RF 수신기 회로를 구현하며, 디지털 부분은 RF 수신기와 통신하는 신호 프로세서를 포함한다. 메모리 디바이스는 신호 프로세서에 대한 전자 명령들 및 데이터를 저장하기 위하여 집적회로와 적절하게 통신한다. 모놀리식 수신기는 위치 감지 또는 다른 RF 기능을 제공하기 위하여 카메라, 개인휴대단말(PDA), 휴대용 전화 등과 같은 휴대용 전자장치 내에 편리하게 통합될 수 있다.
모놀리식 수신기, 개인휴대단말, 위성위치확인시스템, 무선 주파수(RF), 신호 프로세서

Description

적층형 단일 칩 구조를 가진 무선 수신기{Wireless receiver with stacked, single chip architecture}
본 발명은 일반적으로 위성위치확인시스템(GPS)과 같은 무선시스템들, 특히 적층형 단일-칩 구조를 가진 무선 수신기에 관한 것이다.
무선 전화들, 개인휴대단말들(PDA), 카메라들, 양방향 페이저들 등과 같은 휴대용 전자장치들이 점점 대중화됨에 따라, 제조업자들은 상기 제품들에 새로운 특징들을 계속해서 추가하고 있다. 특히, 휴대용 전자장치들이 본래 지리적 이동성을 가지기 때문에, 소비자들은 많은 휴대형 장치들에서 이전에 이용할 수 없었던 맞춤형 지도제작, 맞춤형 드라이빙 방향들(customized driving directions), 긴급 위치측정 서비스들과 같은 "위치 기반" 특징들을 요구하고 있다.
위성위치확인시스템(GPS)은 위치 추적과 같은 위치-기반 서비스들을 제공하기 위하여 최근 몇 년 동안 폭넓게 이용되어왔다. 미국국방부에 의하여 사용되고 있는 GPS 시스템은 현재 지구 둘레의 정지위성 궤도에 배치된 24개의 위성들을 포함하며, 이 위성들은 지상에 있는 수신기들에게 시간 및 위치 정보를 계속해서 방 송한다. 다중 위성들로부터 시간 및 위치 정보를 통합함으로써, GPS 수신기들은 지구 표면에 있는 그들의 정밀 위치를 정확하게 계산할 수 있다. GPS 수신기들은 일리노이주(Illinois), 스캄베르그(Schaumburg)에 위치한 모토로라 인코포레이티드(Motorola Inc.)를 포함하는 많은 공급업자들로부터 이용가능하다.
비록 많은 형태의 GPS 소자들 및 GPS-가능 장치들이 현재 이용가능하지만, 이들 많은 소자들 및 장치들은 많은 GPS 수신기들이 본래 가지고 있는 복잡성, 크기제한, 비용제한 및 다른 제한사항들로 인하여 휴대용 전화들, PDA들 등에 통합하기에 실제적으로 매우 곤란하다. 따라서, 대부분의 전화들, PDA들 및 다른 휴대용 장치들은 현재 위치-기반 특징들을 제공하지 못한다. 따라서, 휴대용 장치들과 함께 사용하기에 적합한 단일 컴팩트 칩(compact chip) 또는 다른 소자들 내에서 구현될 수 있는 GPS 수신기를 만드는 것이 바람직하다. 더욱이, 최소 기술위험, 최소 타임-투-마켓(time to market) 및 최소 설계비용을 가진 이동성 제품들에 통합될 수 있는 무선 수신기를 만드는 것이 바람직하다. 더욱이, 공간 및 전력 소비와 관련하여 효율적인 무선 수신기를 만드는 것이 바람직하다. 게다가, 본 발명의 다른 바람직한 특징들 및 특성들은 전술한 본 발명의 배경 및 첨부 도면들을 참조하여 이하의 본 발명의 상세한 설명 및 첨부된 청구범위들을 고려할 때 더욱 명백해질 것이다.
본 발명은 동일한 도면부호들이 유사한 소자들(elements)을 지시하는 이하의 도면들과 관련하여 이하에서 기술될 것이다.
도 1은 적층 구조를 가진 전형적인 RF 수신기에 대한 블록도.
도 2는 전형적인 무선 수신기의 블록도.
도 3은 전형적인 RF 수신기 회로에 대한 회로도.
도 4는 전형적인 클록 신호 생성 방식에 대한 논리 블록도.
도 5는 모놀리식(monolithic) 집적회로의 전형적인 다이(die)에 대한 측면도.
도 6은 모놀리식 집적회로의 전형적인 다이에 대한 사시도.
도면들의 상세한 설명
본 발명의 이하의 상세한 설명은 단지 예시적이며 본 발명 또는 본 발명의 응용 및 사용들을 제한하지 않는다. 게다가, 전술한 본 발명의 배경기술 또는 도면들에 대한 이하의 상세한 설명에서 제시된 일부 이론에 의하여 한정되지 않는다.
본 발명의 다양한 전형적인 실시예들에 따르면, 무선 수신기(또는 송신기, 트랜시버(transceiver) 등)는 단일 마이크로칩 또는 다른 소자 내에 제공된다. 이러한 수신기는 자체-포함 수신기가 외부 프로세서들, 수신기 회로 등에 의존하지 않기 때문에 전화들, PDA들, 카메라들 등과 같은 이용 제품들에 용이하게 통합될 수 있다. GPS 수신기들의 경우에, 예컨대 단일-칩 수신기는 이동장치들이 위치-기반 정보를 용이하게 획득하도록 하여 장치에 새로운 위치-기반 특징들을 부여할 수 있다. 잠재적 위치-기반 특징들은 시간 및 위치 스탬프 사진을 찍는 카메라들, 지도들 및 실시간 네비게이션을 제공하는 PDA들, 및/또는 친구들, 즉 멤버들, 근접 식당들 및 상점들 또는 다른 관심 지점들을 장치의 위치에 기초하여 위치를 결정하는 E-911 표준형 이동 전화들 등을 포함한다. 다른 위치-기반 서비스들은 객체들이 공간 내의 그들의 위치를 결정하고 선택적으로 중앙 서버 또는 다른 수신기에 그의 위치를 전송하도록 하는 제품 라벨링 애플리케이션들(product labeling applications)을 포함한다.
여기에서 사용된 바와 같이, 용어 "무선장치"는 임의의 형태의 송신기, 수신기, 트랜시버 또는 무선 주파수(RF) 신호들을 전송, 수신 및/또는 처리할 수 있는 다른 장치를 포함하도록 의도되다. 비록 여기의 논의가 설명을 용이하게 하기 위하여 자주 "수신기들"을 언급할지라도, 많은 형태의 송신기들, 수신기들, 트랜시버들 및/또는 다른 무선 장치들이 등가 방식으로 기능을 할 수 있거나 또는 등가 회로들, 소자들 등을 포함할 수 있다는 것이 인식되어야 한다.
본 발명의 다양한 실시예들에서, 모놀리식 무선 수신기는 공통 다이 상의 아날로그 및 디지털 회로를 지원하는 혼합-모드 집적회로를 적절하게 포함한다. 다이는 공통 다이의 디지털 부분에서 구현되는 프로세서에 의하여 사용된 명령들 및/또는 데이터를 저장하기 위하여 메모리 디바이스(예컨대, 정적 또는 동적 랜덤 액세스 메모리(RAM), 플래시 메모리 등)와 함께 적층 구조로 제공될 수 있다. 따라 서, 다이 및 메모리는 GPS 및/또는 다른 무선 시스템들에 적합할 수 있는 "칩 상의 수신기(receiver on a chip)"를 만들기 위하여 공통 칩 또는 다른 패키지 내에서 제공될 수 있다.
도 1을 지금 참조하면, 적층형 구조를 가진 전형적인 수신기(100)는 기판(100)상에서 서로 적층된 혼합-모드 다이(102) 및 메모리(108)를 적절하게 포함한다. 다이(102)는 수신기(100)의 신호 수신 및 처리 기능들을 구현하는 디지털 부분(104) 및 아날로그 부분(106)을 지지하는 반면에, 메모리(108)는 다이(102)의 디지털 부분(104)에 의하여 구현되는 하나 이상의 프로세서들에 의하여 실행되는 데이터 및/또는 명령들에 대한 저장기능을 제공한다. 아날로그 부분(106) 및 디지털 부분(104)이 종래의 집적회로(IC) 패키징 기술들을 사용하여 메모리(108)와 함께 적층될 수 있는 공통 다이를 공유하기 때문에, 전체 수신기(100)는 단일 소자 또는 패키지내에 용이하게 포함될 수 있다. 다이(102) 및 메모리(108)의 적층 구조는 전화들, PDA들, 카메라들 등과 같은 다른 장치들에 용이하게 통합되는 새로운 집적 RF 수신기를 만들기 위하여 메모리 스택들 및 다른 집적회로들의 제조시에 통상적으로 사용되는 어셈블리 및 패키징 기술들을 개략적으로 지원한다.
기판(110)은 다이(102) 및/또는 메모리(108)를 기계적으로 지지할 수 있는 임의의 베이스 부재이다. 기판(110)은 플라스틱, 세라믹, 금속 또는 임의의 다른 종래의 재료로 형성될 수 있는 임의의 타입의 회로기판, 패키지 기판 등일 수 있다. 기판(110)은 외부 전기 인터페이스를 수신기(100)에 제공하는 임의의 수의 어드레스 핀들 또는 볼들(118)을 적절하게 제공한다. 일 실시예에서, 기판(110)은 비록 임의의 다른 크기 또는 형태의 기판 또는 칩 형성(예컨대, "플립 칩", 멀티-칩 모듈(MCM), 보드 상의 칩(COB) 등)이 다양한 대안 실시예들에 사용될지라도 0.8mm 볼 센터(center)들을 가진 64-핀 7×7mm BGA 패키지와 같은 종래의 볼 그리드 어레이(BGA) 기판이다. 다양한 다른 실시예들에서, 다이(102) 상의 인터페이스 기능은 다이(102)에 대한 중요한 수정이 없이 수신기들(100)의 다른 모델들이 다른 크기의 기판(110)상에서 공식화되도록 한다. 수신기(100)의 제조 버전은 예컨대 64-핀 기판상에 제공될 수 있는 반면에, 거의 동일한 다이(102)를 사용하는 개발 버전은 프로그래밍 및/또는 테스팅(testing) 동안 추가 기능을 제공하기 위하여 121-핀 BGA 패키지(또는 임의의 다른 기판)상에 제공될 수 있다. 다이(102)의 인터페이스 기능에 대한 추가의 상세한 설명이 이하에 제공된다.
다이(102)는 디지털 및 아날로그 기능을 지원할 수 있는 임의의 형태의 집적회로, 칩, 웨이퍼 등이다. 이하에서 더 상세히 기술되는 바와 같이, 다이(102)의 디지털 부분(104) 및 아날로그 부분(106)은 단일 칩 상에 RF 수신기를 제공하기 위하여 적절하게 상호작용한다. 다이(102)는 임의의 종래의 IC 제조기술들을 사용하여 실리콘, 갈륨 비화물 등과 같은 적절한 반도체 재료로 형성될 수 있다. 일 실시예에서, 다이(102)는 뉴욕(New York), 아르몬크(Armonk)에 위치한 IBM 코포레이션(IBM Corporation)으로부터 이용가능한 0.25 마이크론 SiGe BiCMOS 기술로 설계된다. 아날로그 부분(106) 및 디지털 부분(104)을 구현 및 분리하는 다양한 기술들이 도 2-6를 참조하여 아래 기술된다.
메모리(108)는 다이(102) 상의 소자들에 의하여 사용하는 데이터 및/또는 명 령들을 저장할 수 있는 임의의 정적, 동적, 플래시 또는 다른 디지털 메모리이다. 전형적인 실시예에서, 메모리(108)는 임의의 다른 형태의 메모리(108)가 대안 실시예들에서 사용될 수 있을지라도 삼성전자(Samsung Corp.), 마이크론 인코포레이티드(Micron Inc.) 등을 포함하는 임의의 수의 제조업자들로부터 이용가능한 베어-다이 정적 랜덤 액세스 메모리(SRAM)이다. 메모리(108)는 임의의 디지털 정보량을 저장할 수 있으나, 일 실시예에서 메모리(108)는 삼성전자로부터 베어-다이 구성으로 이용가능한 256kbyte SRAM이다. 메모리(108)와 다이(102)를 적층함으로써, 수신기 패키지의 전체 크기는 현저하게 감소될 수 있으며, 이에 따라 풋프린트(footprint)가 작게 되며 휴대용 장치에 용이하게 집적된다.
다이(102) 및 메모리(108)는 서로 및/또는 임의의 적절한 기술을 사용하여 기판(110)에 적절하게 접속된다. 다양한 소자들은 예컨대 수신기(100)의 다양한 소자들간에 전력 전달 및 신호 통신되도록 본드 와이어들(bond wires)(116, 112, 및/또는 114)을 사용하여 직접 본딩될 수 있다. 본드 와이어들(112, 114 및/또는 116)은 임의의 전기 또는 광학 도전성 재료(예컨대, 구리, 알루미늄, 금, 은, 유리 등)으로 제조될 수 있고 종래의 다이 본딩 기술들을 사용하여 다이(102), 메모리(108) 및/또는 기판(110)에 결합될 수도 있다.
대안 실시예들에서, 도 1에 도시된 다양한 소자들은 다르게 결합되거나 또는 상호 접속될 수 있다. 메모리(108)는 예컨대 다이(102)의 디지털 부분(104)내 또는 수신기(100)내의 다른 위치에 구현될 수 있다. 또 다른 실시예들에서, 다이(102)는 기판(110)상의 패키지 핀들(118)을 통해 서로 전기적으로 결합된다. 더욱 이, 추가 소자들은 다이(102) 및/또는 메모리(108)와 함께 적층될 수 있다. 이러한 실시예들은 다중 메모리들(예컨대, SRAM 및 플래시 메모리), 다중 다이들(예컨대, GPS 수신기를 제공하는 제 1다이 및 블루투스 또는 다른 RF 장치를 제공하는 제 2다이), 또는 다른 소자들(예컨대 표면음파(SAW) 또는 다른 필터들, 수정발진기들 등)을 적절하게 포함할 수 있다.
동작시에, 수신기(100)는 수신기(100)에 대한 적정 주파수에 동조된 안테나(도 2에 도시됨)에서 무선주파수(RF) 신호들을 적절하게 수신한다. 전형적인 실시예에서, 수신기(100)는 비록 대안 실시예들이 L2 GPS(1227.6MHz), 블루투스, Wi-Fi, 무선 전화 또는 다른 주파수들에 동조될 수 있거나 또는 다중 신호 주파수들에 응답할 수 있을지라도 대략 1575.42 MHz의 L1 GPS 주파수에 동조되는 GPS 수신기이다. 안테나에서 수신된 신호들은 다이(102)의 아날로그 부분(106)의 RF 수신기 회로에 제공되며, 여기서 신호들은 중간 주파수(IF)에서 신호 데이터를 추출하기 위하여 캐리어 주파수로부터 복조된다. 복조된 IF 신호는 신호로부터 GPS 또는 다른 적절한 정보를 추가로 추출하기 위하여 다이(102)의 디지털 부분(104)내의 신호 획득 모듈(예컨대, GPS 획득 모듈(GAM))에 제공될 수 있다. 추출된 정보는 신호 핀들(118)을 통해 외부 장치(예컨대, PDA, 전화, 카메라)에 관련 출력 정보를 제공하기 위하여 디지털 부분(104)내에 존재하는 마이크로프로세서, 제어기 또는 다른 프로세서에서 추가로 처리될 수 있다. RF 획득 모듈에 의하여 처리되는 디지털 명령들 및/또는 데이터, 디지털 프로세서 및/또는 디지털 부분(104)내의 임의의 다른 소자들은 이하에서 더 완전하게 기술되는 바와 같이 메모리(110)내에 저장될 수 있 다.
도 2를 지금 참조하면, 전형적인 수신기(200)는 서로 및 시스템 버스(207)를 통해 메모리(108)와 통신하는 아날로그 수신기 회로(106), 획득 모듈(204) 및 프로세서(216)를 적절하게 포함한다. 수신기(200)는 인터럽트 제어기(218), 부트 모듈(210), 비동기 송신기/수신기(UART)(212) 및/또는 인터페이스 모듈(214)과 같은 임의의 수의 주변 및/또는 입력/출력(I/O) 모듈들을 포함할 수 있다. 일반적으로 말해서, 수신기 회로(106)는 안테나(205)로부터 RF 신호들을 적절하게 수신하며, 디지털 제어 발진기(DCO)(202) 및 버스(207)를 통해 획득 모듈(204)에 제공되는 IF 신호를 생성하기 위하여 합성기(208)에 의하여 생성된 기준 클록 신호를 사용하여 수신된 신호들을 복조한다. 획득 모듈(204)은 IF 신호로부터 데이터를 적절하게 추출하며, IF 신호로부터 데이터(예컨대, GPS 위치 및/또는 시간 정보)를 적절하게 추출하고, 인터페이스 모듈(214)을 통해 외부 호스트 또는 장치에 제공될 수 있는 데이터를 추출하기 위하여 버스(207)를 통해 추출된 데이터를 프로세서(216)에 제공한다.
도 2 및 여기에 기술된 다양한 모듈들은 단순히 설명을 위하여 그룹핑된다. 많은 실제적인 실시예들에서, 여기에 기술된 다양한 모듈들, 기능들 및 특징들은 임의의 방식으로 물리적 및/또는 논리적으로 배열될 수 있다. 수신기(200)에 의하여 수행된 신호 처리 기능들은 DCO(202), 획득 모듈(204), 및/또는 프로세서(216) 사이에서 임의의 방식으로 공유 또는 분할될 수 있다. 대안 및 균등 실시예들에서, 아날로그 대 디지털 변환, IF 신호로부터의 데이터 추출 및/또는 추출된 데이 터의 처리는 여기에 기술된 방식과 다른 임의의 방식으로 하나 이상의 처리 모듈들에 결합될 수 있다. 유사하게, 여기에 기술된 다양한 I/O 및 주변 특징들은 임의의 방식으로 생략, 수정 또는 강화될 수 있다.
프로세서(216)는 수신기(200)를 제어하고, 안테나(205)를 통해 수신된 데이터를 처리하며 및/또는 전화, PDA 등과 같은 외부 장치에 처리된 데이터를 제공할 수 있는 임의의 회로, 장치 및/또는 모듈이다. 다양한 실시예들에서, 프로세서(216)는 여기에 기술된 다양한 기능들을 수행할 수 있는 임의의 형태의 마이크로프로세서, 제어기, 디지털 신호 프로세서, 프로그램된 게이트 어레이 등이다. 프로세서(216)는 예컨대 캘리포니아 써니베일의 ARM Ltd에 의하여 공개된 ARM 명세서들에 따라 생성된 마이크로프로세서 회로와 함께 구현될 수 있다. 다양한 ARM 프로세서들은 비록 임의의 다른 형태의 처리 또는 제어 회로가 다양한 대안 실시예들에서 사용될 수 있을지라도 텍사스 오스틴의 모토롤라 반도체 제품 섹터로부터 이용가능한 ARM7TDMI 프로세서 모듈을 포함하는 다수의 공급업자들로부터 이용가능하다.
프로세서(216)는 인터페이스 모듈(214)을 통해 시스템 버스(207)에 적절하게 결합된다. 인터페이스 모듈(214)은 클록 생성기(230), 외부 인터페이스(232), 하나 이상의 인터페이스 레지스터들(234), 어드레스 디코더(236) 및/또는 버스 제어기(238)를 적절하게 포함한다. 인터페이스 레지스터들(234)은 종래의 처리 기술들을 사용하여 프로세서(216)로 그리고 프로세서(216)로부터 데이터(233)를 적절하게 전송한다. 유사하게, 어드레스 디코더(236)는 버스(207)에 결합된 다양한 디지털 모듈들 및 프로세서(216) 사이에서 데이터를 전송하기 위하여 프로세서(216)에 의하여 생성된 어드레스 정보를 번역한다.
클록 생성기(230)는 수신기(200) 내의 디지털 소자들 중 하나 이상에 제공될 수 있는 클록 신호(mclk)(215)를 생성하기 위하여 수정 또는 다른 발진 신호 소스(도시안됨)과 적절하게 통신한다. 클록 신호(215)는 예컨대 시스템 버스(207)의 부분으로서 제공될 수 있거나, 또는 개별적으로 제공될 수 있다. 다양한 실시예들에서, 클록 생성기(230)는 수신기(200)의 동작 모드에 적절한 주파수들로 클록 신호들을 생성하기 위하여 프로세서(216)로부터의 상태 명령들에 응답한다. 아날로그 부분(106)이 비활성적일 때, 예컨대 수신기(200)의 계산 요구들은 비교적 낮으며, 따라서 클록 신호(215)는 배터리 전력을 보존하기 위하여 상기 주기들 동안 비교적 낮은 주파수로 제공될 수 있다. 유사하게, 클록 신호(215)의 주파수는 추가 전력이 제공되거나 또는 추가 처리 대역폭이 원해질 때 증가될 수 있다. 클록 생성기 회로(230)에 대한 추가적인 상세한 설명은 도 4와 관련하여 이하에 제공된다.
외부 인터페이스 모듈(214)은 신호 핀들(118)(도 1)을 통해 휴대용 장치 또는 다른 외부 호스트에 인터페이스를 적절하게 제공한다. 인터페이스 모듈(214)은 외부 데이터를 구현하기에 적합한 타이밍 및 래칭 회로 및/또는 외부 장치에의 어드레스 버스를 포함한다. 다양한 실시예들에서, 인터페이스 모듈(214)은 앞서 짧게 기술된 바와 같이 다중 패키지 풋프린트들과 통신하기 위하여 오퍼레이터에 의하여 구성가능하다(예컨대, 점퍼 핀, 소프트웨어 제어 등을 통해). 이러한 실시예들에서, 인터페이스 패드들 등은 임의의 수의 신호 핀들(118)을 위하여 제공될 수 있으며, 선택된 풋프린트에 대한 패드들만이 활성화된다. 이러한 실시예들에서, 단일 칩 설계는 패키징에서만 다른 제품의 개발자 및 사용자 버전들을 만들기 위하여 사용될 수 있으며, 즉 최종 사용자 구성에 제공되는 동일한 칩은 단지 최소 수정만을 수행하여 어드레싱, 프로그래밍, 테스팅 등을 수행하는 추가 인터페이스 핀들(118)을 지원하는 개발자 버전에서 용이하게 이용가능하게 만들어질 수 있다.
버스 제어기(238)는 시스템 버스(207)상의 데이터 트래픽을 적절하게 제어 및 조절한다. 시스템 버스(207)는 디지털 부분(104)의 다양한 디지털 소자들간에 데이터를 전송할 수 있는 임의의 직렬, 병렬 또는 다른 도체 방식이다. 전형적인 실시예에서, 시스템 버스(207)는 데이터 및 어드레스 정보 뿐만아니라 제어 신호들(예컨대, mclk 신호(215))에 대한 임의의 수의 도체들을 포함하는 내부 버스(IBUS)이다. 전형적인 실시예에서, 시스템 버스(207)는 비록 임의의 8 비트, 16 비트, 32 비트 또는 다른 버스 구조가 대안 실시예들에서 사용될 수 있을지라도 16-비트 버스이다. 전형적으로, 각각의 디지털 소자는 FPGA 또는 다른 적절한 인터페이스 회로를 통해 시스템 버스(207)와 인터페이싱한다. 다양한 실시예들에서, 각각의 소자는 이하에서 완전하게 더 논의되는 바와 같이 디지털 부분(104)으로부터 아날로그 부분(106)을 격리시키기 위하여 시스템 버스(207)에서 mclk 신호(215) 및/또는 제어 신호들의 상승 및 하강 에지에 응답한다.
프로세서(216)는 인터럽트 제어기(218)와 적절하게 공동으로 동작한다. 인터럽트 제어기(218)는 시스템 버스(207)를 통해 통신하는 다양한 디지털 소자들로부터 인터럽트 데이터를 처리하기 위하여 인터럽트 요구(IRQ) 신호들(240)을 프로 세서(218)에 적절하게 제공한다. 대안 실시예들에서, 인터럽트 제어기(218)의 기능은 버스 제어기(238)의 기능과 결합된다.
앞서 간략하게 기술된 바와 같이, 획득 모듈(204)(도 2에서 GPS 획득 모듈(GAM)로서 도시됨)은 아날로그 회로(206)로부터 수신된 복조된 신호들로부터 디지털 데이터를 적절하게 추출한다. GPS 실시예에서, 예컨대 GAM(204)은 수신기 회로(106)에 의하여 제공된 IF 신호의 디지털 표현을 적절하게 수신하며 샘플링된 신호로부터 GPS 데이터(예컨대, 위치 및/또는 시간)를 추출한다. 다양한 획득 모듈들은 종래의 디지털 신호 처리 회로들 및 기술들을 사용하여 구현될 수 있다. GPS 수신기에서 사용하기에 적절한 획득 모듈의 일례는 비록 다른 획득 회로들 또는 모듈들이 대안의 실시예들에서 사용될 수 있을지라도 미국특허 출원번호 제 6,583,758 호에 기술된다.
다양한 다른 회로들 및/또는 모듈들은 수신기(200)의 디지털 부분내에서 구현될 수 있다. 도 2는 예컨대 부트-시간 기능 및 프로그램가능 인터페이스를 프로세서(216)에 각각 제공하는 부트 회로(210) 및 비동기 직렬 인터페이스(212)를 도시한다. 부트 회로(210)는 수신기(200)에 접속된 장치들을 식별하고 이들 장치들에 적절한 인터페이스 기술들을 결정하기 위하여 파워-업(power-up)시(또는 수신기(200)가 "발견 모드"로 전환될 때) 직렬 인터페이스 및/또는 다른 I/O 모듈들을 질문하는 논리 게이트들의 일부를 전형적으로 포함한다. 유사하게, UART(212)는 펌웨어 또는 다른 실행가능 코드가 직렬 또는 병렬 데이터 접속 등을 통해 메모리(108)로부터 프로세서(216) 및/또는 다른 소자들로 다운로드되도록 하는 프로세서 (216)에 인터페이스를 제공한다. 수신기(200)의 대안 실시예들에서 제공될 수 있는 다른 소자들은 타이머 회로, "초당 하나의 펄스" 회로 등을 포함한다. 수신기(200)는 프로세서(216) 및/또는 획득 모듈(204)에 대한 데이터 및 명령들을 용이하게 저장 및 검색하기 위하여 시스템 버스(207) 및 메모리(108)간의 다른 버스 인터페이스를 포함할 수 있다.
수신기(100)의 아날로그 부분(106)은 안테나(205)에서 수신된 아날로그 신호들에 "프론트 엔드(front end)"를 적절하게 제공한다. 즉, 아날로그 부분(106)은 획득 모듈(204)에 디지털적으로 제공될 수 있는 IF 신호를 생성하기 위하여 동기화기(208)에 의하여 제공된 기준 신호를 사용하여 수신된 신호들을 복조하는 RF 수신기 회로를 포함한다. 수신기(200)의 아날로그 부분(106)은 도 3과 관련하여 이하에서 더 완전하게 기술된다.
다양한 디지털 모듈들(도 1에서 디지털 부분(104)에 대응함) 및 아날로그 수신기 회로(106)간의 인터페이싱은 회로(106)에 대한 클록 신호들을 생성하는 부분 합성기(208)에 신호 마스킹/블랭킹을 제공하는 자동 레벨 제어회로(ALC)(206) 및 디지털 제어 발진기(DCO)(202) 등에 의하여 적절하게 제공될 수 있다. ALC 회로(206)는 범위 초과 신호들을 방지하기 위하여 아날로그 회로(106)의 출력을 필터링할 수 있는 임의의 회로이다. ALC 회로(206)는 안테나(205)로부터 임의의 불요 신호들을 제거 또는 삭제하기 위하여 아날로그 회로에 "블랭킹" 기능을 제공하며, 이에 따라 아날로그 회로(106)가 효율적으로 리셋된다. ALC 회로(206)는 시스템 버스(207)를 통해 프로세서(218)로부터 제어 신호들을 적절하게 수신한다. ALC 회로 및 전형적인 블랭킹 기술의 예는 "GPS 수신기들에서 주기적 재밍 신호들의 검출 및 감소와 이를 수행하기 위한 방법"이라는 명칭으로 2003년 6월 2일에 출원된 미국특허 출원번호 제10/452,753호에 개시되어 있다. 부분 합성기(208)는 아날로그 부분(106)에 대하여 적절한 클록 신호들을 생성할 수 있는 임의의 회로 또는 장치이다. 전형적인 실시예에서, 합성기(208)는 비록 다른 주파수들 및 회로들이 대안 실시예들에 제공될 수 있을지라도 약 12MHz 내지 약 26MHz의 다양한 클록 주파수들을 제공하기 위하여 수정 및 회로를 포함한다.
동작시에, 수신기(200)는 안테나(205)에서 수신된 신호들로부터 정보를 적절하게 수신, 처리 및 추출한다. 신호들은 아날로그 RF 수신기 회로(106)에서 복조되어 시스템 버스(207)를 통해 획득 모듈(204)에 제공된다. 복조된 신호로부터 추출된 데이터는 시스템 버스(207)를 통해 프로세서(216)에 제공되며, 프로세서(216)는 인터페이스 모듈(214)을 통해 휴대용 장치 또는 다른 호스트에 디지털 출력을 적절하게 제공한다. 따라서, 아날로그 및 디지털 기능은 공통 다이(102)(도 1)상에 제공되며, 이에 따라 컴팩트한 완전한 기능형 수신기(200)가 만들어진다.
호스트 장치와 통합된 마이크로제어기에 의하여 제어되는 GPS 수신기의 한 형태는 미국 특허번호 제6,359,753호에 개시되어 있다. 그러나, 실제로는 단일 패키지내에 집적된 무선장치를 형성하기 위하여 아날로그 부분(106)과 함께 디지털 부분(104)의 완전한 처리 기능을 통합할 때 곤란성이 유발된다. 특히, 프로세서(216), 획득 모듈(204) 및 다양한 다른 디지털 모듈들에 대하여 일반적으로 생성된 다수의 고주파수 클록 신호들은 다이의 아날로그 부분과 인터페이싱하는 것으로 기 술된다. 두 개의 회로들이 공통 다이(102) 상에 지금 제공되기 때문에, 아날로그 부분(106)에서 불요 디지털 신호들에 의하여 발생된 잡음은 RF 신호들의 감도를 저하시킨다. 그러나, 디지털 부분(104)에 의하여 야기된 불요 잡음량을 실질적으로 감소시켜 공통 다이상의 디지털 및 아날로그 회로를 완전하게 집적하는 여러 기술들이 식별되었다. 이들 기술들 중 일부는 공통 모드 거절 기술들의 사용, 차단 가능 필터링의 사용, 및 다이(102)의 기계적 설계에 대한 다양한 수정들을 포함한다. 더욱이, 다이(102)의 물리적 레이아웃은 고레벨의 잡음을 유발하는 디지털 회로들(예컨대, I/O 인터페이스들, 메모리 인터페이스들 등)이 아날로그 부분(106)으로부터 가능한 멀리 배치될 디지털 부분(104)에 공간적으로 배열된다. 다양한 잡음-감소 및/또는 격리 기술들이 이하에서 논의된다.
도 3을 지금 참조하면, 아날로그 부분(106)의 전형적인 RF 수신기 회로는 하나 이상의 증폭기들(304, 308, 314), 혼합기(310), 발진기 회로(334), 및 아날로그 대 디지털 컨버터(ADC)(318)를 가지는 출력 스테이지를 적절하게 포함한다. 안테나(205)로부터 수신된 신호들은 저잡음 증폭기(304)에 의하여 적절하게 증폭된후 대역통과 필터(306)에 제공되며, 대역통과 필터(306)는 관심있는 캐리어 주파수(예컨대, 1575.42 MHz의 GPS L1 주파수) 주변의 주파수 대역내에서 신호들을 통과시키기 위하여 동조된다. 수신된 RF 신호들(예컨대, 옥내에서 수신된 GPS 신호들)이 매우 약할 수 있기 때문에, 증폭기(304)는 전형적으로 수신기 회로(106)의 감도를 증가시키기 위하여 수신된 신호에 이득의 약 20dB 정도를 제공한다. 그 다음에, 증폭 및 필터링된 회로는 가변 이득 증폭기(308), 아날로그 혼합기(310), 및 하나 이상의 주파수 정형화 필터들(314) 및/또는 증폭기들(312, 316)을 포함하는 혼합 스테이지에 제공된다. 도 3에 도시된 바와 같이, 아날로그 신호는 일부 또는 모든 아날로그 부분(106) 전반에 걸쳐 차동 방식으로 처리될 수 있다. 디지털 부분(104)(도 1)으로부터 불요 잡음이 차동 신호의 측면들을 대략 동일하게 침투하기 때문에, 차동 신호들의 비교들은 종래의 공통 모드 거절 기술들을 사용하여 잡음을 적절하게 보상한다.
필터(306)로부터 방사하는 차동 신호는 획득 모듈(204)(도 2)에 의하여 전송 및 추가로 처리될 수 있는 IF 신호에서 생성하도록 적절하게 처리된다. 도 3에 도시된 전형적인 실시예에서, 신호는 아날로그 섹션(106)의 출력으로부터의 피드백에 기초하여 이득을 조절하는 가변 이득 증폭기(308)를 사용하여 적정 레벨로 증폭된다. 증폭된 신호는 캐리어 파로부터 수신된 신호를 복조하기 위하여 발진기 회로(334)로부터의 적절한 신호와 혼합된다. 발진기 회로(334)는 분류된 합성기(208)로부터의 입력신호를 수신하고 이 신호를 처리하여 혼합기(310)에서 적정 복조 신호(309)를 생성하고 및/또는 ADC(318)에 대한 적정 클록 신호(311)를 생성하기 위하여 신호를 처리할 수 있는 임의의 회로이다. 도 3에 도시된 실시예에서, 발진기 회로(334)는 비록 실제 주파수들 및 다양한 주파수들을 생성하는 기술들이 실시예들마다 다양하게 변화할 수 있을지라도 약 16MHz의 ADC(318)에 약 1570 MHz의 발진 신호(309)뿐만 아니라 클록 신호를 적절하게 생성한다.
혼합기(310)로부터 생성된 복조/혼합된 신호는 필터(314)에 의하여 적절하게 필터링된 후에, IF 신호를 적정 파형으로 추가로 정형화하기 위하여 증폭기들(312 및/또는 316)에 의하여 증폭된다. 다이(102)의 디지털 부분(104)으로부터 불요 잡음의 현상들을 더 감소시키기 위하여, 증폭기들(308, 312, 및/또는 316) 중 하나 이상은 도 3에서 증폭기(316)의 차동 입력들 중 하나에 결합되는 것으로 도시된 차단 가능 필터링(330)을 포함할 수 있다. 각각의 차단 가능 필터는 증폭기 입력으로부터 고주파수 잡음을 제거할 수 있는 커패시터 또는 다른 소자를 적절하게 포함한다. 비록 도 3에서 단일 커패시터로서 도시될지라도, 실제 필터들은 불요 신호들을 필터링할 수 있는 임의의 수의 병렬 및/또는 저항성, 용량성 및/또는 유도성 소자들을 포함할 수 있다. 필터(330)는 고주파수 신호들에 대하여 단락회로를 효율적으로 형성하여 신호들이 아날로그 부분(106)에서 증폭되는 것을 방지하기 위하여 디지털 부분(104) 상의 프로세서(216) 또는 다른 회로에 결합되는 도전성 소자(332) 및 아날로그 증폭기 사이에 전기적으로 배치될 수 있다. 따라서, 필터(330)는 디지털 부분(106)에서 클록신호들 등으로부터 발생되는 불요 신호들 및 이 신호들의 고조파들을 제거하도록 동조된다.
처리된 아날로그 IF 신호는 ADC(318)에 의하여 디지털 등가 형식으로 변환된다. ADC(318)는 임의의 레벨의 분해능(예컨대, 4비트, 8비트 등)을 가진 파이프라인-타입의 변환기 등과 같은 임의의 타입의 아날로그 대 디지털 변환기이다. 디지털 등가 신호는 전형적으로 디지털 제어 발진기(202)를 통해 획득 모듈(204)(도 2)에 제공되며, 이 디지털 제어 발진기(202)는 위상 또는 지연 고정 루프 등을 사용하여 아날로그 부분(106)의 디지털 출력을 동기시킨다. ADC(318)로부터의 디지털 출력은 전술한 바와같이 블랭킹 및/또는 레벨 제어 기능을 제공하기 위하여 레벨 제어 회로(206)에 의하여 처리될 수 있다. 이러한 실시예들에서, ALC(206)의 디지털 출력은 아날로그 부분(106)상의 디지털 대 아날로그 변환기(DAC)에 의하여 아날로그 등가 신호로 변환되며, 결과적으로 변환된 아날로그 신호는 가변 이득 증폭기(308)에 제어입력으로서 사용된다.
따라서, 아날로그 부분(106)은 안테나(205)를 통해 수신된 아날로그 신호들을 적절하게 수신하고 복조하여 변환한다. 디지털 부분(104)으로부터의 불요 잡음은 차동 시그널링 및/또는 차단 가능 필터들(330)을 사용함으로써 적절하게 감소된다. 그러나, 도 3에 도시된 회로는 단순히 예시적이며, 임의의 수의 대안 또는 부가 소자들을 가진 임의의 대안 GPS 또는 RF 프론트 엔드 회로는 다양한 균등 실시예들에서 사용될 수 있다.
아날로그 부분(106)의 디지털 잡음 현상들은 신호들 또는 신호들의 임의의 고조파들이 아날로그 회로(106)에 의하여 처리되는 주파수 대역 내에 놓이지 않도록 디지털 부분(104)에서 전파하는 다양한 클록 신호들을 조절함으로써 더 감소될 수 있다. L1 GPS 신호들을 처리하는 수신기에서, 예컨대 수신기(200)는 약 1575.42 MHz ± 약 10MHz의 주파수를 가진 입력 신호들을 주로 처리한다. 이러한 주파수 대역은 필터(306) 또는 아날로그 회로(106)의 다른 소자(들)에 의하여 주로 한정될 수 있다. 이러한 범위의 밖에 놓이도록 디지털 기저대역 클록 신호들 및 이들의 고주파들을 설계함으로써, 클록 신호들에 의하여 유발된 불요 잡음은 아날로그 회로(106)로부터 효율적으로 필터링될 수 있다. 클록 신호들은 여러 기술들을 통해 클록 디지털 부분(104)에서 조절될 수 있다. 비교적 느린 에지 속도들에 민감한 논리 게이트들을 사용함으로써, 예컨대 잡음이 효율적으로 감소될 수 있다.
유사하게, 클록 신호 그 자체들은 전술한 바와 같이 관심있는 아날로그 주파수 대역의 밖에 놓이도록 선택될 수 있다. 도 4를 지금 참조하면, 다양한 주파수들을 가진 클록신호들(215)을 생성하는 전형적인 회로(400)는 하나 이상의 신호 분할기 회로(410, 412), 하나 이상의 동기 회로(404, 406) 및 동기 다중화기(402)를 적절하게 포함한다. 분할기 회로들(410, 412)은 수정 또는 다른 기준 소스(ref_src_clk) 및/또는 획득 모듈(204)(gam_src_clk) 등으로부터 클록 입력들을 적절하게 수신한다. 이들 신호들은 프로세서(216), 획득 모듈(204), 클록 생성기(230) 및/또는 분할기들(410, 412)에 대한 다른 적절한 소스로부터 수신된 분할된 선택(ref_clk_div_sel, gam_clk_div_sel) 신호들에 응답하여 분할되거나 또는 다른 방식으로 조절될 수 있다. 회로(400)는 다중화기 제어기(408)에 제공되는 내부 또는 외부적으로 제공된 저주파수 소스 클록신호(low_ref_src_clk)를 수신한다. 전형적인 실시예에서, 저주파수 소스 클록신호는 비록 다른 소스들 및 주파수들이 대안 실시예들에서 사용될 수 있을지라도 실시간 클록 발진기로부터 수신되며 약 32.768 KHz의 주파수를 가진다.
다중화기 제어기(408)는 mclk 신호라인(215)에 적정 클록 신호를 할당하기 위하여 다중화기(402)에 단일 또는 다중-비트 제어신호를 적절하게 제공한다. 제어기(408)로부터의 하나 이상의 출력들은 저주파수 기준 클록신호와 분할기들(412, 410)의 출력들을 (각각) 적절하게 동기시키는 동기 회로들(404, 406)에 제공될 수 있다. 전형적인 실시예에서, 동기 회로들(404, 406)은 종래의 플립-플롭 또는 래 치 회로들이다. 동기 다중화기(402)는 mclk 라인(215)상에 적절한 출력 클록신호를 할당하기 위하여 저주파수 소스 신호, 분할기들(410, 412)의 출력들 및 동기회로들(404, 406)의 출력들을 적절하게 선택한다. 전형적인 정상 동작모드 동안, 비록 다른 값들이 대안 실시예들에서 사용될 수 있을지라도, 프로세서(218)는 전형적으로 약 14MHz의 속도로 동작하며, 획득 모듈(204)은 약 70MHz의 클록속도로 동작한다. 더욱이, 시스템 클록(215) 또는 임의의 다른 클록 신호들은 하나 이상의 외부에서 제공된 신호들의 함수로서 적절하게 생성될 수 있다. 이러한 기능은 예컨대 회로(400)와 관련하여 제공될 수 있거나, 또는 그렇치 않으면 클록 생성기(230), DCO(202) 등(도 2)에 의하여 제공될 수 있다. 전형적인 실시예에서, DCO(202)의 하나 이상의 스위치들은 다양한 외부에서 공급된 클록 신호들간의 스위칭하기 위하여 사용된다.
회로(400)는 정상동작 동안 고주파수 클록신호를 선택하고 및/또는 저전력 동작 동안 저주파수 클록신호를 선택하기 위하여 사용될 수 있다. 저주파수 기준속도(예컨대, 약 32.768KHz)로 수신기(200)(도 2)를 동작시킴으로써, 프로세서(218)는 비교적 느린 속도로 동작하며, 이에 따라 전력이 보존된다. 프로세서(218)가 낮은 기준속도로 동작하는 동안 프로세서는 종래의 "휴면 모드"로 전환될 수 있으며, 이에 따라 전력이 추가로 보존된다. 프로세서(218)는 mclk 신호(215)를 가속하거나, 프로세서(218)에 적정 인터럽트 신호를 제공하거나 또는 임의의 다른 기술들에 의하여 휴면 모드로부터 제거될 수 있다. 다른 실시예에서, 리셋 불가능 휴면 모드는 클록 신호가 저속으로 되거나 또는 정지될 때조차 디지털 신호들 이 그들의 값들을 일정하게 유지하도록 하는 높은 동기 게이트 설계를 통해 생성될 수 있으며, 이에 따라 휴면 모드로 전환되기 전에 데이터를 저장할 필요성뿐만 아니라 휴면 모드를 빠져나온 후 데이터를 재로드할 필요성이 제거된다.
디지털 부분(104) 상의 신호들이 아날로그 부분(106)에서 잡음을 생성하지 않도록 하는 다른 기술들은 다이(102)의 공간 레이아웃에 대한 개선들을 포함한다. 앞서 간략하게 언급된 바와 같이, 대부분의 잡음을 생성하는 디지털 부분(104) 상의 모듈들은 아날로그 부분(106)으로부터 가능한 멀리 배치되도록 다이(102) 상에 물리적으로 배치될 수 있다. 더욱이, 추가 물리적 분리는 디지털 부분(104) 주변의 페러데이 케이지 및/또는 접지 트렌치에 의하여 제공될 수 있다. 도 5를 지금 참조하면, 전형적인 다이(102)는 디지털 부분(104) 및 아날로그 부분(106) 사이에 형성된 트렌치(504)를 적절하게 포함한다. 트렌치(504)는 임의의 종래의 기술(예컨대, 절단(sawing), 에칭 등)을 사용하여 생성될 수 있으며, 금, 은, 알루미늄, 구리 등과 같은 도전 재료로 충전될 수 있다. 다른 실시예에서, 트렌치(504)는 트렌치(504)에 의하여 흡수된 불요 신호들을 추가로 저하시키기 위하여 다이(102) 상의 전기 접지에 결합된다. 트렌치(504)는 다이(102)의 아날로그 부분(106)으로 많은 신호들이 전송되는 것을 가능한 방지하기 위하여 다이(102)를 통해 대부분 적절하게 연장된다. 도 6을 지금 참조하면, 디지털 부분(104)에서 전파하는 신호들은 디지털 부분(104)의 적어도 일부분 주변에 페러데이 케이지를 생성함으로써 추가로 분리될 수 있다. 페러데이 케이지는 예컨대 디지털 부분(104)의 외부 표면상에 도전형 영역들(604)을 스퍼터링, 증착 또는 다른 방식으로 형성함으로써 생성될 수 있다. 이들 도전성 영역들(604)은 알루미늄, 구리, 금, 은, 합금 또는 임의의 다른 도전성 재료로 형성될 수 있다. 비록 도전 영역들(604)이 도 6에서 "플레이트들"로서 도시될지라도, 대안 실시예들은 그리드, 메시 또는 다른 패턴들을 적절하게 사용할 수 있다.
여기에 기술된 다양한 기술들을 사용함으로써, RF/GPS 수신기에 대한 아날로그 및 디지털 회로는 수신기의 성능을 희생시키지 않고 공통 혼합-모드 다이(102)에 통합될 수 있다. 수신기는 SRAM 또는 다른 메모리(108)와 적층 구조로 혼합-모드 다이(102)를 배치함으로써 더 컴팩트하게 만들어질 수 있다. 따라서, 여기에 기술된 신호 분리 기술들은 완성 RF/GPS 수신기가 적층형 단일-칩 구조로 제조할 수 있도록 한다. 이러한 컴팩트한 설계는 위치-기반 서비스들 등을 포함하는 임의의 수의 강화된 기능들을 구현하기 위하여 다양한 휴대용 전자소자 및 다른 제품들에 용이하게 통합될 수 있다.
적어도 하나의 전형적인 실시예가 본 발명의 전술한 상세한 설명에서 제시될지라도, 다수의 변형들 및 균등물들이 존재한다는 것이 인식되어야 한다. 예컨대, 본 발명의 임의의 양상들이 GPS 수신기와 관련하여 여기에서 기술되었을지라도, 여기에 기술된 개념들은 블루투스, Wi-Fi, 무선 전화 등을 포함하는 임의의 형태의 RF 또는 다른 무선 통신에서 사용될 수 있는 송신기들, 트랜시버들 및/또는 수신기들과 같은 등가회로들 및 장치들에 용이하게 적용될 수 있다. 여기에 포함된 실시예들이 단지 예시적이며 본 발명의 범위, 응용 또는 구성에 제한되지 않는다. 오히려, 전술한 상세한 설명은 본 발명의 전형적인 실시예들을 구현하기 위한 편리한 로드맵을 제공하다. 첨부된 청구범위 및 이들의 법률적 균등론들에 기술된 본 발명의 범위로부터 벗어나지 않고 전형적인 실시예들의 일부에 기술된 소자들의 기능 및 구성에 대하여 다양한 변형들이 이루어질 수 있다.

Claims (9)

  1. 모놀리식 무선장치에 있어서,
    무선 주파수(RF) 수신기 회로를 포함하는 아날로그 부분, 및 상기 RF 수신기 회로와 통신하는 신호 프로세서를 포함하는 디지털 부분을 공통 다이(common die) 상에서 구비하는 혼합-모드 집적회로; 및
    상기 혼합-모드 집적회로와 전자적으로 통신하고, 상기 신호 프로세서에 대한 전자 명령들 및 데이터를 저장하도록 구성된 메모리 디바이스를 포함하는, 모놀리식 무선장치.
  2. 제 1 항에 있어서,
    상기 RF 수신기 회로는 주파수 대역 내에서 동작하며, 상기 디지털 부분은 상기 신호 프로세서에 제공되는 클록 주파수를 가진 클록 신호를 포함하는, 모놀리식 무선장치.
  3. 제 2 항에 있어서,
    상기 클록 주파수는 상기 클록 주파수 및 상기 클록 주파수의 임의의 고조파들이 모두 상기 주파수 대역 내에 놓이지 않도록 구성되는, 모놀리식 무선장치.
  4. 제 3 항에 있어서,
    상기 RF 수신기 회로는 상기 아날로그 부분에서 전파하는 아날로그 신호로부터 상기 클록 주파수의 고조파를 제거하도록 동조된 필터를 포함하는, 모놀리식 무선장치.
  5. 위성위치확인시스템(GPS)용 모놀리식 수신기에 있어서,
    기판;
    상기 기판에 결합되고 공통 다이 상에 디지털 부분 및 아날로그 부분을 갖는 혼합-모드 집적회로로서, 상기 아날로그 부분은 주파수 대역 내에서 동작하는 RF 수신기 회로를 포함하고 상기 디지털 부분은 상기 RF 수신기 회로와 통신하는 신호 프로세서를 포함하며, 상기 디지털 부분은 상기 신호 프로세서에 제공된 클록 주파수를 갖는 클록 신호를 포함하고, 상기 클록 주파수는 상기 클록 주파수 및 상기 클록 주파수의 임의의 고조파들이 모두 상기 주파수 대역 내에 놓이지 않도록 선택되는, 상기 혼합-모드 집적회로; 및
    상기 기판에 대향하는 상기 혼합-모드 집적회로와 함께 적층되고 상기 혼합 모드 집적회로와 전자적으로 통신하도록 구성되는 메모리 디바이스로서, 상기 신호 프로세서에 대한 전자 명령들 및 데이터를 저장하도록 구성되는, 상기 메모리 디바이스를 포함하는, 모놀리식 수신기.
  6. 안테나와 통신하는 공통 다이 상에 제공된 무선 수신기에 있어서,
    상기 공통 다이 상에 배치된 시스템 버스;
    상기 시스템 버스에 결합되고, 상기 안테나로부터 아날로그 신호를 수신하여 이로부터 상기 아날로그 신호의 디지털 표현을 제공하도록 구성된 무선 주파수(RF) 수신기 회로를 포함하는 아날로그 부분;
    상기 시스템 버스를 통해 상기 RF 수신기 회로와 통신하고 그에 따라 상기 아날로그 신호의 디지털 표현을 수신하도록 구성된 획득 모듈로서, 또한 상기 디지털 표현을 처리하여 그에 따라 상기 아날로그 신호로부터 데이터를 추출하도록 구성된, 상기 획득 모듈; 및
    상기 시스템 버스에 결합된 프로세서로서, 상기 프로세서는 상기 RF 수신기 및 상기 획득 모듈을 제어하고, 상기 획득 모듈로부터의 데이터를 처리하여 그에 따라 상기 무선 수신기의 출력을 제공하도록 구성된, 상기 프로세서를 포함하는, 무선 수신기.
  7. 제 6 항에 있어서,
    상기 시스템 버스에 상기 아날로그 부분을 결합시키는 자동 레벨 제어(ALC) 모듈을 더 포함하고, 상기 ALC 모듈은 상기 시스템 버스를 통해 상기 프로세서로부터 수신된 신호들에 응답하여 상기 RF 수신기에 블랭킹(blanking) 및 레벨 제어를 제공하도록 구성되는, 무선 수신기.
  8. 제 6 항에 있어서,
    복수의 외부 기준들 중 선택된 하나의 함수로써 상기 프로세서 및 상기 획득 모듈에 대한 시스템 클록 신호를 생성하도록 구성된 클록 생성 회로를 더 포함하는, 무선 수신기.
  9. 메모리와 함께 적층되고 안테나에 전기적으로 결합된 무선 수신기용 모놀리식 다이에 있어서,
    상기 다이 상에 배치된 시스템 버스;
    상기 시스템 버스에 결합되고 상기 안테나로부터 아날로그 신호를 수신하여 이로부터 상기 아날로그 신호의 디지털 표현을 제공하도록 구성된 무선 주파수(RF) 수신기 회로를 포함하는 아날로그 부분;
    상기 시스템 버스를 통해 상기 RF 수신기 회로와 통신하고 그에 따라 상기 아날로그 신호의 디지털 표현을 수신하도록 구성된 획득 모듈로서, 또한 상기 디지털 표현을 처리하여 상기 아날로그 신호로부터 데이터를 추출하도록 구성되는, 상기 획득 모듈; 및
    상기 시스템 버스에 결합된 프로세서로서, 상기 RF 수신기 및 상기 획득 모듈을 제어하고, 상기 획득 모듈로부터의 데이터를 처리하여 상기 무선 수신기의 출력을 제공하도록 구성된, 상기 프로세서를 포함하는, 모놀리식 다이.
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