befare the expiration of the time lirn.it for amending the Fortwo-letter codes andother abbreviations, referto the "Guid-claims and to be republished in the event of receipt of ance Notes on Codes and Abbreviations" appearing at the begin-amendments ning ofea h regular issue ofthe PCT Gazette.
I RECEPTOR INAIAMBRICO CON ARQUITECTURA DE MICROCIRCUITO INTEGRADO SIMPLE, APILADA
CAMPO DE LA INVENCION La presente invención se relaciona, de manera general, con sistemas inalámbricos como los sistemas de posicionamiento global (GPS) , y de manera más particular, se relaciona con un receptor inalámbrico con una arquitectura de microcircuito integrado simple, apilada.
ANTECEDENTES DE LA INVENCION Puesto que los dispositivos electrónicos portátiles como los teléfonos inalámbricos, asistentes digitales personales (PDA) , cámaras, paginadores bidireccionales y similares se han vuelto cada vez más prevalecientes, los fabricantes continúan agregando nuevas características a esos productos. En particular, debido a que los dispositivos electrónicos portátiles son de naturaleza geográficamente móvil, los consumidores están demandando ahora características "basadas en la localización" como trazo de mapas personalizado, instrucciones de manejo personalizadas, localización de servicios de emergencia y similares que previamente no hablan estado disponibles en muchos dispositivos comúnmente portados.
El sistema de posicionamiento global (GPS) ha sido ampliamente utilizado en años recientes para proporcionar servicios basados en la localización como el seguimiento de ubicación. El sistema GPS, el cual es operado por el Departamento de Defensa de los Estados Unidos, actualmente incluye veinticuatro satélites colocados en órbita geosincrónica alrededor de la tierra que continuamente transmiten información de tiempo y ubicación a los receptores sobre la tierra. Coordinando la información de tiempo y ubicación de satélites múltiples, los receptores GPS pueden calcular exactamente su ubicación precisa sobre la superficie de la tierra. Los receptores GPS están disponibles en muchos distribuidores, incluyendo Motorola Inc. de Schaumburg, Illinois . Aunque muchos tipos de componentes GPS y dispositivos habilitados con GPS están actualmente disponibles, muchos de esos componentes y dispositivos en la práctica han sido difíciles de integrar a teléfonos portátiles, PDA y similares debido a la complejidad, tamaño, costo y otras limitaciones inherentes en muchos receptores GPS. En consecuencia, la mayoría de los teléfonos, PDA y otros dispositivos portátiles actualmente no proporcionan características basadas en la ubicación. Por lo tanto es deseable crear un receptor GPS que pueda ser implementado dentro de un solo microcircuito integrado compacto u otro componente adecuado para usarse con dispositivos portátiles. Además, es deseable crear un receptor inalámbrico que pueda ser integrado en productos móviles con un riesgo técnico, tiempo de comercialización y costos de diseño mínimos. Sin embargo, es deseable crear un receptor inalámbrico que sea eficiente en términos de espacio y consumo de energía eléctrica. Además, otras partes y características deseables de la presente invención se volverán evidentes a partir de la siguiente descripción detallada de la invención y las reivindicaciones anexas, tomadas en conjunto con los dibujos acompañantes y estos antecedentes de la invención.
BREVE DESCRIPCION DE LOS DIBUJOS La presente invención será descrita aquí posteriormente en conjunto con las siguientes Figuras de dibujos, donde números similares denotan elementos similares, y La Figura 1 es un diagrama de bloques de un receptor de RF ejemplar con una arquitectura apilada; La Figura 2 es un diagrama de bloques de un receptor inalámbrico ejemplar; La Figura 3 es un diagrama de circuito de un circuito receptor de RF ejemplar; La Figura 4 es un diagrama lógico de bloques para un esquema de generación de señales de reloj ej emplar; La Figura 5 es una vista lateral de una matriz ejemplar para un circuito integrado monolítico; y La Figura 6 es una vista en perspectiva de una matriz ejemplar para un circuito integrado monolítico.
DESCRIPCION DETALLADA DE LA INVENCION. La siguiente descripción detallada de la invención es meramente de naturaleza ejemplar y no pretende limitar la invención o la aplicación y usos de la invención. Además, no existe la intención de ser limitado por ninguna teoría presentada en los antecedentes anteriores de la invención en la siguiente descripción detallada de los dibujos. De acuerdo a varias modalidades ejemplares de la invención, se proporciona un receptor (o transmisor, transceptor o similar) inalámbrico dentro de un solo microcircuito integrado u otro componente. Ese receptor puede ser integrado fácilmente en productos móviles como teléfonos, PDA, cámaras y similares, puesto que el receptor autónomo no depende de procesadores externos, circuitos receptores o similares. En el caso de los receptores GPS, por ejemplo, un receptor de un solo microcircuito integrado permite a los dispositivos móviles obtener fácilmente información basada en la ubicación, proporcionando por lo tanto nuevas características basadas en la ubicación al dispositivo. Las características basadas en la ubicación potenciales incluyen cámaras que toman fotos basadas en tiempos y ubicación, PDA que proporcionan mapas y navegación en tiempo real y/o teléfonos móviles que cumplen con el E- 911 que son capaces de localizar amigos, miembros de la familia, restaurantes y tiendas cercanas, u otros puntos de interés, sobre la base de la ubicación del dispositivo, y/o similares. Otros servicios basados en la ubicación incluyen aplicaciones para marcar productos que permiten a los objetos determinar su ubicación en el espacio y opcionalmente transmitir esa ubicación a un servidor central u otro receptor. Como se usa aquí, el término "dispositivo inalámbrico" pretende abarcar cualquier tipo de transmisor, receptor, transceptor u otro dispositivo capaz de enviar, recibir y/o procesar señales de frecuencia de radio (RF) . Aunque la discusión aquí se refiere frecuentemente a ^receptores" para facilitar la ilustración, se apreciará que muchos tipos de transmisores, receptores, transceptores y/u otros dispositivos inalámbricos podrían funcionar en una forma equivalente, o podrían contener circuitos, componentes y similares equivalentes. En varias modalidades de la invención, un receptor inalámbrico monolítico incluye, de manera adecuada un circuito integrado de modo mezclado que soporta circuitos analógicos y digitales sobre una matriz común. La matriz puede ser proporcionada en un arreglo apilado con un dispositivo de memoria (por ejemplo, una memoria de acceso aleatorio (RAM) estática o dinámica, una memoria instantánea o similar) para almacenar instrucciones y/o datos usados por un procesador implementado en la porción digital de la matriz común. En consecuencia, la matriz y la memoria pueden ser proporcionadas dentro de un microcircuito integrado común u otro paquete para crear un "receptor sobre un microcircuito integrado" que puede ser adecuado para sistemas GPS y/u otros inalámbricos. Con referencia ahora a la Figura 1, un receptor ejemplar 100 que tiene una arquitectura apilada incluye de manera adecuada una matriz de modo mezclado 102 y una memoria 108 apiladas entre sí sobre un sustrato 110. La matriz 102 soporta una porción digital 104 y una porción analógica 106 que implementa las funciones de recepción y procesamiento de señales del receptor 100, mientras que 7
la memoria 108 proporciona el almacenamiento de datos y/o instrucciones ejecutadas por uno o más procesadores implementados en la porción digital 104 de la matriz 102. Debido a que la porción analógica 106 y la porción digital 104 comparten una matriz común que puede ser apilada con la memoria 108 usando las técnicas de empaquetamiento de circuitos integrados (IC) convencionales, todo el receptor 100 puede ser comprimido fácilmente dentro de un solo componente o paquete. La configuración apilada de la matriz 102 y la memoria 108 apalancan apropiadamente las tecnologías de montaje y empaquetamiento convencionalmente usadas en la producción de pilas de memoria y otros circuitos integrados para crear un nuevo receptor de RF integrado que se integra fácilmente a otros dispositivos como teléfonos, PDA, cámaras o similares. El sustrato 110 es cualquier miembro base capaz de soportar mecánicamente la matriz 102 y/o la memoria 108. El sustrato 110 puede ser cualquier tipo de tablero de circuitos, sustrato de empaquetamiento o similar que pueda ser diseñado de plástico, cerámica, metal o cualquier otro material convencional. El sustrato 110 proporciona, de manera adecuada, cualquier número de pernos o esferas de direccionamiento 118 que proporcionan una interfaz eléctrica externa al receptor 100. En una modalidad, el sustrato 110 es un sustrato de arreglo de rejilla de esferas convencional (BGA) como un paquete BGA de 7 x 7 mm de 64 pernos que tienen centros esféricos de 0.8 mm, aunque podría ser usado cualquier otro tamaño o tipo de sustrato o formulación de microcircuito integrado (por ejemplo "microcircuito integrado reversible", módulo multicircuitos integrados ( CM) , circuito integrado sobre un tablero (COB) o similares) en un arreglo amplio de modalidades alternativas. En varias modalidades más, la funcionalidad de la interfaz sobre la matriz 102 permite que sean formulados diferentes modelos de receptores 100 sobre sustratos de diferente tamaño 110 sin modificación significativa de la matriz 102, cuando sea apropiado. Una versión de producción del receptor 100 podría ser proporcionada sobre un sustrato de 64 pernos, por ejemplo, mientras que una versión de desarrollo que use una matriz casi idéntica 102 podría ser proporcionada sobre un paquete BGA de 121 pernos (o cualquier otro sustrato) para proporcionar funcionalidad adicional durante la programación y/o prueba. Los detalles adicionales acerca de la funcionalidad de la interfaz de la matriz 102 se proporcionan más adelante. La matriz 102 es cualquier tipo de circuito integrado, microcircuito integrado, placa o similar capaz de soportar una funcionalidad tanto digital como analógica. Como se describe de manera más completa más adelante, la porción digital 104 y la porción analógica 106 de la matriz 102 interactúan apropiadamente para proporcionar un receptor de RF sobre un solo microcircuito integrado. La matriz 102 puede ser formada de cualquier material semiconductor apropiado con el silicio, arseniuro de galio o similar usando cualesquier técnicas de fabricación de IC convencionales . En una modalidad, la matriz 102 es diseñada en la tecnología BiCMOS de SiGe de 0.25 micrómetros disponible de IBM Corporation de Armonk, New York. Varias técnicas para implementar y separar la porción analógica 106 y la porción digital 104 son descritas en las Figuras 2-6 más adelante . La memoria 108 es una memoria instantánea u otra digital estática, dinámica, capaz de almacenar datos y/o instrucciones para ser usadas por los componentes sobre la matriz 102. En una modalidad ejemplar, la memoria 108 es una memoria de acceso aleatorio estática de matriz desnuda (SRAM) disponible de cualquier número de fabricantes incluyendo la Samsung Corp., Micron Inc. y muchas otras, aunque podría ser usado cualquier otro tipo de memoria 108 en modalidades alternativas. La memoria 108 puede almacenar cualquier cantidad de información digital, pero en una modalidad la memoria 108 es una SRAM 10
de 256 kbytes disponible en una configuración de matriz desnuda de Samsung Corp. Apilando la memoria 108 con una matriz 102, el tamaño total del paquete receptor puede reducirse significativamente, dando como resultado por lo tanto una boya más pequeña y una integración más fácil en un dispositivo portátil. La matriz 102 y la memoria 108 son conectadas de manera apropiada entre si y/o al sustrato 110 usando cualquier técnica apropiada. Los diferentes componentes pueden ser unidos directamente usando alambres de conexión 116, 112 y/o 114 para permitir la transferencia de energía y comunicación de señales entre los diferentes componentes del receptor 100, por ejemplo. Los alambres de conexión 112, 114 y/o 116 pueden ser fabricados de cualquier material eléctrica u ópticamente conductores (por ejemplo, cobre, aluminio, oro, plata, vidrio y similares) y pueden ser acoplados a la matriz 102, la memoria 108 y/o un sustrato 110 usando técnicas de conexión de matriz convencionales. En modalidades alternativas, los diferentes componentes mostrados en la FIG. 1 pueden ser combinados o interconectados de manera diferente. La memoria 108 podría ser implementada dentro de la porción digital 104 de la matriz 102, por ejemplo, o en otras partes dentro del receptor 100. En esta modalidad adicional, la matriz 102 y la memoria 108 son conectadas eléctricamente entre sí vía los pernos del paquete 118 sobre el sustrato 110. Además, podrían ser apilados componentes adicionales en la matriz 102 y/o la memoria 108. Esas modalidades podrían incluir memorias múltiples (por ejemplo una SRAM y una memoria instantánea) matrices múltiples (por ejemplo, una primera matriz que proporcione un receptor GPS y una segunda matriz que proporcione un dispositivo BLUETOOTH u otro de RF) , u otros componentes (por ejemplo onda acústica superficial (SAW) u otros filtros, osciladores de cristal y/o similares) según sea apropiado . En la operación, el receptor 100 recibe de manera adecuada algunas señales de frecuencia de radio (RF) en antena (mostrada en la FIG. 2) sintonizada a una frecuencia apropiada para el receptor 100. En una modalidad ejemplar el receptor 100 es un receptor GPS que es sintonizado a la frecuencia GPS Ll de aproximadamente 1575.42 MHz, aunque las modalidades alternativas podrían ser sintonizadas a las frecuencias GPS L2, (1227.6 MHz), Bluetooth, Wi-Fi, teléfono inalámbrico u otras frecuencias de RF, o podría responder a frecuencias de señal múltiples. Las señales recibidas en la antena son proporcionadas a un circuito receptor de RF en la porción analógica 106 de la matriz 102, donde las señales son 12
desmoduladas de la frecuencia portadora para extraer los datos de la señal a una frecuencia intermedia (IF) . La señal IF desmodulada puede ser proporcionada a un módulo de adquisición de señal (por ejemplo, un módulo de adquisición GPS (GAM) dentro de la porción digital 104 de la matriz 102 para extraer además información GPS u otra información apropiada de la señal. La información extraída puede ser procesada además en un microprocesador, controlador u otro procesador presente dentro de la porción digital 104 para proporcionar información de salida relevante a un dispositivo externo (por ejemplo, PDA, teléfono, cámara) vía los pernos de señales 118. Las instrucciones y/o datos digitales procesados por el módulo de adquisición de RF, procesador digital y/o cualesquier otros componentes en la porción digital 104 pueden ser almacenados dentro de la memoria 110 como se describe con mayor detalle más adelante. Con referencia ahora a la FIG. 2, el receptor ejemplar 200 incluye de manera adecuada un circuito receptor analógico 106, un módulo de adquisición 204 y un procesador 216 que se comunican entre sí y con la memoria 108 vía el canal de sistema 207. El receptor 200 también puede incluir cualquier número de módulos periféricos y/o entrada y/o salida (I/O) como un controlador de interrupción 218, un módulo de arranque 210, un 13
transmisor/receptor asincrónico (UART) 212 y/o un módulo de interconexión o interfaz 214, según sea apropiado. Hablando de manera general, el circuito receptor 106 recibe, de manera apropiada señales de RF de la antena 205 y desmodula las señales recibidas usando una señal de reloj de referencia generada por el slntetizador 208 para producir la señal IF proporcionada al módulo de adquisición 204 vía el oscilador controlado digitalmente (DCO) 202 y el canal 207. El módulo de adquisición 204 extrae, de manera apropiada, datos (por ejemplo, información de posición y/o tiempo GPS) de la señal IF, y proporciona los datos extraídos al procesador 216 vía el canal 207 para extraer los datos que puedan ser proporcionados a un anfitrión o dispositivo externo vía el módulo de interconexión o interfaz 214. Los diferentes módulos mostrados en la FIG. 2 y descritos aquí, se agruparon para propósitos de ilustración únicamente. En muchas modalidades prácticas, los diferentes módulos, funciones y características expuestas aquí pueden ser arreglados física y/o lógicamente de cualquier manera. Las funciones de procesamiento de señales llevadas a cabo por el receptor 200, por ejemplo, pueden ser compartidas o divididas entre el DCO 202, y el módulo de adquisición 204 y/o el procesador 216 de cualquier manera. En modalidades 14
alternativas pero equivalentes, la conversión de analógico a digital, la extracción de datos de la señal IF y/o el procesamiento de los datos extraídos puede, por lo tanto ser combinada en uno o más módulos de procesamiento en cualquier forma diferente a la descrita aquí. De manera similar, las diferentes características de 1/0 periféricas descritas aquí pueden ser omitidas, mejoradas o modificadas de cualquier manera. El procesador 216 es cualquier circuito, dispositivo y/o módulo capaz de controlar al receptor 200, procesar datos recibidos vía la antena 205 y/o de proporcionar datos procesados a un dispositivo externo como un teléfono, PDA o similar. En varias modalidades. El procesador 216 es cualquier tipo de microprocesador, controlador, procesador de señales digitales, arreglo de compuertas programadas o similar que sea capaz de realizar las diferentes funciones descritas aquí. El procesador 216 puede ser implementado con un circuito microprocesador producido de acuerdo a las especificaciones ARM publicadas por ARM Ltd de Sunnyvale, California, por ejemplo. Varios procesadores ARM están disponibles de múltiples distribuidores, incluyendo el módulo procesador ARM7TDMI disponible de Motorola Semiconductor Products Sector de Austin, Texas, aunque podría ser usado cualquier otro tipo de circuito procesador o de control en un arreglo amplio de modalidades alternativas. El procesador 216 es acoplado de manera apropiada al canal del sistema 207 via el módulo de interfaz o interconexión 214. El módulo de interconexión o interfaz 214 incluye de manera adecuada, un generador de reloj 230, una interfaz o interconexión externa 232 uno o más registros de interfaz o interconexión 234, un descodificador de direcciones 236 y/o controlador de canal 238 según sea apropiado. Los registros de interfaz o interconexión 234 transfieren de manera adecuada datos 233 a y del procesador 216 usando técnicas de procesamiento convencionales. De manera similar, el descodificador de dirección 236 traduce la información de dirección producida por el procesador 216 para transferir datos entre el procesador 216 y los diferentes módulos digitales acoplados al canal 207. El generador de reloj 230 se comunica, de manera apropiada, con un cristal u otra fuente de señal oscilante (no mostrada) para producir una señal de reloj (mclk) 215 que puede ser proporcionada a uno o más de los componentes digitales dentro del receptor 200. La señal de reloj 215 puede ser proporcionada como parte del canal del sistema 207, por ejemplo, puede ser proporcionada por separado. En varias modalidades, el generador de reloj 230 responde a órdenes de estado del procesador 216 para producir señales de reloj a frecuencias que son apropiadas para el modo de operación del receptor 200. Cuando la porción analógica 106 está inactiva por ejemplo, las demandas computacionales del receptor 200 son relativamente bajas; la señal de reloj 215 puede, por lo tanto, ser proporcionada a una frecuencia relativamente baja durante periodos para conservar la energía de la batería. De manera similar la frecuencia de la señal de reloj 215 puede incrementarse cuando sea proporcionada energía adicional o cuando se desee un ancho de banda de procesamiento adicional. Los detalles adicionales acerca del circuito generador de reloj 230 son proporcionados más adelante en conjunto con la FIG. 4. El módulo de interconexión o interfaz externo 214 proporciona de manera adecuada una interfaz o interconexión al dispositivo portátil u otro anfitrión externo vías los pernos de señales 118 (FIG 1) . El módulo de interfaz o interconexión 214 incluye el circuito de temporización y retención apropiada para implementar un canal de datos y/o dirección externo hacia el dispositivo externo. En varias modalidades, el módulo de interfaz o interconexión 214 es configurable por el operador (por ejemplo, a través de un perno de fuente, control de 17
programas y sistemas de programación o software o similar) para comunicarse con huellas de paquetes múltiples, como se describió brevemente más arriba. En esas modalidades, pueden ser proporcionados adaptadores de interconexión o interfaz o similares para cualquier número de pernos de señales 118, con solo aquellos adaptadores para las huellas seleccionadas estando activos. En esas modalidades, puede ser usado un diseño de un solo microcircuito integrado para producir ambas versiones del desarrollador y el usuario de un producto que difiere únicamente en el modo de empaquetamiento; es decir, que es proporcionado el mismo microcircuito integrado en una configuración para el usuario final que puede volverse fácilmente disponible en una versión para un desarrollador que soporte pernos de interconexión o interfaz adicional 118 para direccionamiento, programación, pruebas o similares con una sola modificación mínima. El controlador del canal 238 controla y regula de manera adecuada el tráfico de datos sobre el canal del sistema 207 según sea apropiado. El canal del sistema 207 es cualquier esquema conductor en paralelo u otro que permite la transferencia de datos entre los diferentes componentes digitales en la porción digital 104. En una modalidad ejemplar, el canal del sistema 207 en un canal 18
interno (IBUS) que incluye cualquier número de conductores para la información de datos y dirección, así como señales de control (por ejemplo, las señales de mclk 215) . En una modalidad ejemplar, en canal del sistema 207 es una canal de 16 bits, aunque podría ser usada cualquier arquitectura de 8 bits, 16 bits, 32 bits u otra en una modalidad alternativa. Típicamente, cada componente digital interconecta con el canal del sistema 202 vía un FPGA u otro circuito de interconexión adecuado. En las diferentes modalidades, cada componente responde a un borde ascendente o descendente de la señal mclk 215 y/o señales de control en el canal del sistema 207 para ayudar a aislar la porción analógica 106 de la porción digital. 104, como se discute de manera más completa más adelante. El procesador 216 también interopera con el controlador de interrupción 218 cuando es apropiado. El controlador de interrupción 218 proporciona, de manera adecuada, señales de petición de interrupción (IRQ) 240 al procesador 218 cuando es apropiado para procesar datos de interrupción de los diferentes componentes digitales que se comuniquen sobre el canal del sistema 207. En modalidades alternativas, la funcionalidad del controlador de interrupción 218 es combinada con del controlador del canal 238.
Como se describió brevemente más arriba, el módulo de adquisición 204 (mostrado como un módulo de adquisición GPS (GAM) en la FIG 2) extrae, de manera adecuada, datos digitales de las señales desmoduladas del circuito analógico 206. En una modalidad GPS, por ejemplo, el GAM 204 recibe, de manera adecuada, un representación digital de la señal IF proporcionada por el circuito receptor 106 y extrae datos GPS (por ejemplo, ubicación y/o tiempo) de la señal muestreada. Varios módulos de adquisición pueden ser implementados usando circuitos y técnicas de procesamiento de señales digitales convencionales. Un ejemplo de un módulo de adquisición adecuado para usarse en un receptor GPS es el descrito en la Patente Estadounidense No. 6,583,758, aunque podrían ser usados otros circuitos o módulos de adquisición en modalidades alternativas. Pueden ser implementados varios otros circuitos y/o módulos dentro de la porción digital del receptor 200. La FIG. 2 por ejemplo, muestra un circuito de arranque 210 y una interfaz o interconexión en serie asincrónica 212 que proporciona la funcionalidad del tiempo de arranque y una interfaz o interconexión programable para el procesador 216, respectivamente. El circuito de arranque 210 típicamente incluye un arreglo de compuertas lógicas que interrogan a la interfaz o a la 20
interconexión en serie y/u otros módulos de 1/0 al arrancar (o cuando el receptor 200 es colocado en un "modo de descubrimiento") para identificar dispositivos conectados al receptor 200, y para determinar las técnicas de interconexión o interfaz apropiadas para aquellos dispositivos. De manera similar, el UART 212 proporciona una interfaz o interconexión al procesador 216 que permite que las instrucciones fijas o firmware u otro códiqo ejecutable sea descargado al procesador 216 y/o otros componentes de la memoria 108 vía una conexión de datos en serie o en paralelo, o de otro modo cuando sea apropiado. Los otros componentes que pueden ser proporcionados en modalidades alternativas del receptor 200 incluyen el circuito temporizador "un circuito de impulso por segundo" y similares. El receptor 200 también puede incluir otra interfaz o interconexión de canal entre el canal del sistema 207 y la memoria 108 para facilitar el almacenamiento y recuperación convenientes de datos e instrucciones para el procesador 216 y/o el módulo de adquisición 204. La porción analógica 106 del receptor 100 proporciona, de manera adecuada una "sección de entrada" a las señales analógicas recibidas en la antena 205. Es decir, que la porción analógica 106 contiene un circuito receptor de RF que desmodula las señales recibidas usando una señal de referencia proporcionada por el sintetizador 208 para producir una señal IF que puede ser proporcionada digitalmente al módulo de adquisición 204. La porción analógica 106 del receptor 200 es descrita de manera más completa más adelante en conjunto con la Figura 3. La interconexión entre los diferentes módulos digitales (correspondientes a la porción digital 104 en la Figura 1) y el circuito receptor analógico 106 puede ser proporcionada, de manera apropiada, por un circuito de control de nivel automático (ALC) 206 que proporciona el enmascaramiento/blanqueo de señales, cuando sea apropiado, un sintetizador fraccional 208 que genera señales de relee para el circuito 106, y un oscilador controlado digitalmente (DCO) 202 o similares. El circuito ALC 206 es cualquier circuito capaz de filtrar la salida del circuito analógico 106 para prevenir señales fuera de alcance. El circuito ALC 206 también proporciona la funcionalidad de "blanqueo" al circuito analógico para "nulificar" o cancelar cualquier señal espuria de la antena 205, reajustando por lo tanto, efectivamente, el circuito analógico 106. EL circuito ALC 206 recibe señales de control del procesador 218 via un canal del sistema 207 cuando es apropiado. Un ejemplo de un circuito ALC y una técnica de blanqueo ejemplar se proporcionan en la Solicitud de Patente Estadounidense No de Serie 10/452,753 titulada "Detección y Reducción de Señales Interferentes Periódicas en Receptores GPS y Métodos para Estos" y presentada en Junio 2, 2003. El sintetizador fraccional 208 es cualquier circuito o dispositivo capaz de producir señales de reloj apropiadas para la porción analógica 106. En una modalidad ejemplar, el sintetizador 208 incluye un cristal y un circuito para proporcionar varias frecuencias de reloj de aproximadamente 12 MHz hasta aproximadamente 26 MHz, aunque pueden ser proporcionadas otras frecuencias y circuitos en modalidades alternativas. En operación, entonces, el receptor 200 recibe, procesa y extrae, de manera adecuada, información de las señales recibidas en la antena 205. Las señales son desmoduladas en el circuito receptor de RF analógico 106 y proporcionadas al módulo de adquisición 204 vía el canal del sistema 207. Los datos extraídos de la señal ****desmodulada son proporcionados vía el canal del sistema 207 al procesador 216, el cual proporciona, de manera apropiada, una salida digital a un dispositivo portátil u otro anfitrión vía el módulo de interfaz o interconexión 214. En consecuencia, ambas funcionalidades analógica y digital son proporcionadas en una matriz común 102 (Figura 1) , dando por lo tanto como resultado un receptor compacto, aún completamente funcional 200. Otro tipo de receptor GPS que es controlado por un microcontrolador afiliado con el dispositivo anfitrión se muestra en la Patente Estadounidense No. 6,359,753. En la práctica, sin embargo, han surgido dificultantes en la integración de toda la funcionalidad de procesamiento de la porción digital 104 por la porción analógica 106 para crear un dispositivo inalámbrico verdaderamente integrado dentro de un solo paquete. En particular, las numerosas señales de reloj de alta frecuencia generalmente producidas por el procesador 216, el módulo de adquisición 204 y varios otros modos digitales han mostrado interferir con la porción analógica de la matriz. Puesto que los dos circuitos son ahora proporcionados o de una matriz común 102, el ruido producido por señales digitales espurias la porción analógica 106 típicamente darían como resultado una sensibilidad reducida de manera indeseable a las señales de RF. Han sido identificadas varias técnicas, sin embargo, que reducen sustancialmente la cantidad de ruido espurio producido por la porción digital 104, haciendo posible por lo tanto, la integración completa de los circuitos digital y analógicos sobre una matriz común. Varias de esas técnicas incluyen técnicas de rechazo de modo común, el uso de filtración alimentada por bloques, y varias modificaciones al diseño mecánico de la matriz 102. Además, la distribución física de la matriz 102 puede ser arreglada de modo que los circuitos digitales que produzcan los niveles de ruido más altos (por ejemplo las interfaces o interconexiones de I/O, interfaces o interconexiones de memoria, etc.) sean arregladas espacialmente en la porción digital 104 tan lejos como sea posible de la porción analógica 106. Varias técnicas de reducción y/o aislamiento de ruido son descritas más adelante . Refiriéndose ahora a la Figura 3, un circuito receptor de RF ejemplar en la porción analógica 106 incluye, de manera adecuadas, uno o más amplificadores 304, 308 y 314, un mezclador 310, un circuito oscilador 334, y una etapa de salida que incluye un convertidor de analógico a digital (ADC) 318. Las señales recibidas de la antena 205 son amplificadas, de apropiada, por un amplificador de ruido bajo 304 y proporcionadas a un filtro de paso de banda 306 que es sintonizado para pasar señales dentro de una banda de frecuencia alrededor de la frecuencia portadora de interés (por ejemplo, la frecuencia Ll GPS de 1575.42 MHz) . Debido a que las señales de RF recibidas pueden ser muy débiles (por ejemplo señales GPS recibidas en interiores) , el amplificador 304 típicamente proporciona 20 dB o más de ganancia a la señal recibida para incrementar la sensibilidad del circuito receptor 106. El circuito amplificado y filtrado es entonces proporcionado a una etapa de mezclador que incluye un amplificador de ganancia variable 308, mezclador analógico 310, y uno o más filtros de formación de frecuencia 314 y/o amplificadores 312, 316. Como se muestra en la Figura 3, la señal analógica puede ser procesada en una forma diferente a través de algo o toda la porción analógica 106. Debido a que el ruido espurio de la porción digital 104 (Figura 1) típicamente se infiltra a ambos lado de una señal diferencial aproximadamente igual, las comparaciones de las señales diferenciales compensan de manera adecuada el ruido usando las técnicas de rechazo de modo común convencionales. La señal diferencial que emana del filtro 306 es procesada, según sea apropiado, para crear la señal IF que pueda ser transmitida y procesada adicionalmente por el módulo de adquisición 204 (Figura 2) . En la modalidad ejemplar mostrada en la Figura 3, la señal es amplificada a un nivel deseado usando el amplificador de ganancia variable 308, el cual ajusta su ganancia sobre la base de la retroalimentación de la salida de la sección analógica 106. La señal amplificada es mezclada con una señal apropiada del circuito oscilador 334 para desmodular la 26
señal recibida de su onda portadora. El circuito oscilador 334 es cualquier sujeto capaz de recibir una señal de entrada del sintetizador fraccionado 208 y de procesar la señal para producir la señal de desraodulacion apropiada 309 en el mezclador 310 y/o para producir una señal de reloj apropiada 311 para el ADC 318. En la modalidad mostrada en la Figura 3, el circuito oscilador 334 produce, de manera adecuada, una señal oscilante 309 de aproximadamente 1570 MHz, asi como la señal de reloj para el ADC 318 de aproximadamente 16 MHz, según sea apropiado, aunque las frecuencias y técnicas actuales para producir las diferentes frecuencias variarán ampliamente de modalidad a modalidad. La señal desmodulada/mezclada resultante del mezclador 310 es filtrada, de manera apropiada, con el filtro 314 y amplificada por los amplificadores 312 y/o 316 para formar adicionalmente la señal IF en una forma de onda deseada. Para reducir aún más los efectos del ruido espurio de la porción digital 104 de la matriz 102, uno o más de los amplificadores 308, 312 y/o 316 pueden incluir filtración limitada por bloques 330, como la que muestra acoplada a una de las entradas diferenciales del amplificador 316 en la Figura 3. Cada filtro es limitado por bloques incluye de manera adecuada, un capacitor u otro elemento capaz de remover ruido de alta frecuencia 27
de la entrada del amplificador. Aunque se muestran como un solo capacitor en la Figura 3, los filtros reales pueden incluir cualquier número de elementos paralelos y/o de resistencia, capacitivos y/o inductivos, capaces de filtrar señales espurias. El filtro 330 puede ser localizado eléctricamente entre un amplificador analógico y un elemento conductor 332 que esté acoplado al procesador 216 u otro circuito sobre la porción digital 104 para crear efectivamente un cortocircuito para señales de alta frecuencia, evitando por lo tanto que las señales sean amplificadas en la porción analógica 106. El filtro 330 es sintonizado por lo tanto para remover las señales espurias resultantes de las señales de reloj o similares en la porción digital 106, y las armónicas de aquellas señales. La señal IF analógica procesada 'es convertida a un equivalente digital por el ADC. 318. El ADC 318 es cualquier tipo de convertidor de analógico a digital como un convertidor del tipo coaxial o similar que tenga cualquier nivel de resolución (por ejemplo 4 bis, 8 bits, etc) . La señal equivalente digital es proporcionada típicamente al módulo de adquisición 204 (Figura 2) via el oscilador controlado digitalmente 202, el cual sincroniza la salida digital de la porción analógica 106 usando un circuito bloqueado o sincronizado por fase o 28
retraso, o similar. La salida digital del ADC 318 también puede ser procesada por el circuito de control del nivel 206 para proporcionar la funcionalidad de blanqueo y/o control de nivel como se describió anteriormente. En esas modalidades, la salida digital del ALC 206 es convertida típicamente a una señal equivalente analógica con un convertidor de digital a analógico (DAC) sobre la porción analógica 106, y la señal analógica convertida resultante es usada como una entrada de control al amplificador de ganancia variable 308. En consecuencia, la porción analógica 106 recibe, desmodula y convierte, de manera adecuada, las señales analógicas recibidas sobre la antena 205. El ruido espurio de la porción digital 104 es reducido, de manera apropiada, a través del uso de la señalización diferencial y/o los filtros habilitados por bloques 330. El circuito mostrado en la Figura 3 es meramente ejemplar, sin embargo, podria ser usado cualquier circuito de sección de entrada GPS o RF alternativo que tenga cualquier número de componentes alternativos o adicionales en un arreglo amplio de modalidades equivalentes . Los efectos del ruido digital sobre la porción analógica 106 pueden ser reducidos aún más ajusfando las diferentes señales de reloj que se propagan en la porción 29
digital 104, de modo que las señales ni cualesquier armónicas de las señales se encuentren dentro de la banda de frecuencia procesada por el circuito analógico 106. El receptor que procese señales GPS Ll, por ejemplo, el receptor 200 procesa principalmente señales de entrada que tienen una frecuencia de aproximadamente 1575.42 MHz o más, más o menos aproximadamente 10 MHz. Esta banda de frecuencia puede ser definida principalmente por el filtro 306, o por cualquier otros componente del circuito analógico 106. Diseñando las señales de reloj de banda base digitales y sus armónicas que caigan fuera de este intervalo, el ruido espurio causado por las señales de reloj que puede ser filtrado efectivamente del circuito analógico 106. Las señales de reloj pueden ser ajustadas en la porción digital 104 a través de varias técnicas. Usando compuertas lógicas que sean sensibles a tasas de borde relativamente bajas, por ejemplo, el ruido puede ser reducido efectivamente. De manera similar, las señales de reloj en si pueden ser seleccionadas de modo que caigan fuera de la banda de frecuencia analógica de interés, como se describió anteriormente. Con referencia ahora a al Figura 4, un circuito ejemplar 400 para generar señales de reloj 215 que tienen varias frecuencias adecuadas incluye uno o mas circuitos divisores de señales 410, 412, uno o más 30
circuitos de sincronización 404, 406 y un multiplexor sincrónico 402. Los circuitos divisores 410, 412, reciben, de manera adecuada señales de relee de un cristal u otra fuente de referencia (ref_src_clk) y/o del módulo de adquisición 204 ( gam_src_clk) o similares. Esas señales pueden ser divididas o ajustadas de otro modo en respuesta a las señales seleccionadas por el divisor (ref_clk_div_sel y gam_clk_div_sel) recibidas del procesador 216, el módulo de adquisición 204, generador de relee 230 y/u otra fuente apropiada para los divisores 410, 412. El circuito 400 también recibe una señal de reloj de origen de baja frecuencia proporcionada interna o externamente (low_ref_src_clk) que es proporcionada al controlador del multiplexor 408 en una modalidad ejemplar, la señal de reloj de origen de baja frecuencia recibida de un oscilador de reloj en tiempo real, y tiene una frecuencia de aproximadamente 32.768 KHz, aunque podrían ser usadas otras fuentes y frecuencias en modalidades alternativas. El controlador Multiplexor 408 proporciona de manera adecuada una señal de control de uno solo o múltiples bits al multiplexor 402 para colocar la señal de reloj apropiada sobre la línea de señales mclk 2115. También puede proporcionarse una o más salidas del controlador 408 a los circuitos de sincronización 404, 31
406, los cuales sincronizan de manera adecuada las salidas de los divisores 412, 410 (respectivamente) con La señal de reloj de referencia de baja frecuencia según sea apropiado. En una modalidad ejemplar, los circuitos de sincronización 404, 406, son circuitos basculantes o de retención convencionales. El multiplexor asincrónico 212 selecciona de manera adecuada, entre la señal de origen de baja frecuencia, las salidas de los divisores 410, 412 y las salidas de los circuitos de sincronización 404, 406 para colocar la señal de reloj de salida apropiada sobre la linea de mclk 215. Durante un modo de operación ejemplar, el procesador 218 típicamente opera a una velocidad aproximadamente 14 MHz, y el módulo de adquisición 204 opera a una velocidad de reloj de aproximadamente 70 MHz, aunque pueden ser usados otros valores en modalidades alternativas. Además el reloj del sistema 215 o cualquier otra señal de reloj pueden ser producidos por la función de una o más señales proporcionadas externamente, según sea apropiado. Esa funcionalidad puede ser proporcionada en conjunto con el circuito 400, por ejemplo, o puede ser proporcionada de otro modo por el generador de reloj 230, el DCO 202 o similares (FIG. 2) . En una modalidad ejemplar, se usan uno o más conmutadores en el DCO 202 para proporcionar conmutación entre las diferentes señales de reloj 32
aplicadas externamente. El circuito 400 también puede ser usado para seleccionar una señal de reloj de alta frecuencia durante la operación y/o señal de reloj de baja frecuencia para una operación de baja energía o potencia. Operando el receptor 200 (FIG 2) a la velocidad de referencia de baja frecuencia (por ejemplo, aproximadamente 32.768 KHz) , el procesador 218 opera a una velocidad relativamente baja, conservando por lo tanto energía eléctrica. Mientras el procesador 218 esta operando a la velocidad de referencia baja puede ser colocado en un "modo inactivo" convencional, conservando por lo tanto aún más energía. El procesador 218 puede ser removido de modo inactivo acelerando la señal de mclk 215 proporcionando una señal de interrupción apropiada al procesador 218, o por cualquier otra técnica. En una modalidad más, puede ser empleado un modo inactivo no reajustado a través de un diseño altamente sincrónica que permita al circuito digital retener sus valores aún cuando la señal de reloj se detenga, eliminando por lo tanto la necesidad de almacenar datos antes de entrar al modo inactivo y la necesidad de recargar los datos después de salir del modo inactivo . Otras técnicas para evitar que las señales sobre la porción digital 104 produzcan ruido, la porción analógica 106 implican mejoras a la distribución espacial de la matriz 102. Como se mencionó de manera breve anteriormente, los módulos en la porción digital 104 que generan la mayoría del ruido pueden localizarse físicamente sobre la matriz 102 tan lejos como sea posible de la porción analógica 106. Además puede proporcionarse un aislamiento físico adicional por un canal de conexión a tierra y/o o una jaula de Faraday alrededor de la porción digital 104. Refiriéndose ahora a la FIG. 5, una matriz ejemplar 102 que incluye de manera adecuada, un canal 504 formado entre la porción digital 104 y una porción analógica 106. El canal 104 puede ser creado usando cualquier técnica convencional (por ejemplo aserrado, grabado y similares) y puede ser llenado con un material conductor como oro, plata, aluminio, cobre o similar. En una modalidad más, el canal 504 es acoplado a una tierra eléctrica sobre la matriz 102 para recolectar mejor las señales absorbidas por el canal 504. El canal 504 se extiende sobre la mayoría, pero no todo, el camino a través de la matriz 104, para evitar que tantas señales como sea posible atraviesen hacia la porción analógica 106 de matriz 102. Con referencia ahora a la FIG. 6, las señales que se propagan en la porción digital 104 pueden ser aisladas además creando una jaula de Faraday alrededor de al menos una porción de la porción digital 34
104. Una jaula de Faraday puede ser creada, por ejemplo, electrodepositando, depositando o formado de otro modo regiones conductoras 604 sobre la superficie exterior de la porción digital 104. Esas regiones conductoras 604 pueden ser formadas de aluminio, cobre, oro, plata, aleación o cualquier otro material conductor. Aunque las regiones conductoras 604 son mostradas "placas" en la FIG. 6, las modalidades alternativas pueden hacer uso de rejillas, mallas u otros patrones que sean apropiados. Usando las diferentes técnicas descritas aquí, ambos circuitos analógicos y digitales para un receptor de RF/GPS pueden ser incorporados en una matriz de modo mezclado común 102 sin sacrificar el desempeño en el receptor. El receptor puede volverse auna más compacto colocando la matriz en el modo mezclado 102 en un arreglo apilado con SRAM u otro memoria 108. En consecuencia, las técnicas de aislamiento de señales descritas aquí permiten que un receptor RF/GPS completo sea moldeado con una arquitectura de un solo microcircuito integrado, apilado. Este diseño compacto puede ser incorporado fácilmente en un arreglo amplio de dispositivos electrónicos portátiles y otros productos para implementar a cualquier tipo de funcionalidad incluyendo servicios basados en la ubicación y similares. Aunque ha sido presentada al menos una modalidad ejemplar en la descripción detallada de la invención anterior, se apreciará que existen vastos números de variaciones equivalentes. Por ejemplo, aunque ciertos aspectos de la invención han sido descritos aquí con referencia al receptor GPS, los consejos descritos aquí pueden ser adaptados fácilmente a circuitos y dispositivos equivalentes, transmisores, transceptores y/o receptores que pueden ser usados en cualquier tipo de comunicación inalámbrica de RF o diferente, incluyendo teléfonos Bluetooth, Wi-Fi, inalámbricos y similares. Se apreciará que las modalidades contenidas aquí son únicamente ejemplos y no se pretende limitar el alcance, aplicabilidad, configuración de la invención de ninguna manera. Además la descripción detallada anterior proporciona un mapa de caminos convenientes para implementar las modalidades ejemplares de la invención. Pueden hacerse varios cambios en la función de arreglo de los elementos descritos en cualquiera de las modalidades ejemplares sin apartarse el alcance de la invención como se expone en las reivindicaciones anexas y sus equivalentes legales.