KR20060063670A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 커패시터 구조의 특성 열화를 충분히 방지하고, 전기적 접속용 플러그의 접속을 충분히 확보하여, 콘택트 불량을 억제해서 수율을 향상시켜, 신뢰성이 높은 반도체 장치를 실현하는 것을 과제로 한다.
본 발명은 제 1 보호막(33)의 후술하는 제 2 플러그(39)의 비어 홀(39a)에 상당하는 부위, 즉 제 1 플러그(24)에 정합하는 부위에 리소그래피 및 그것에 이어지는 건식 에칭에 의해, 비어 홀(39a)의 직경보다 예를 들면 0.4㎛ 정도 큰 직경으로 되는 개구(33a)를 형성한다.
커패시터 구조, 특성 열화, 전기적 접속용 플러그, 콘택트 불량, 반도체 장치
Description
도 1은 제 1 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 2는 도 1에 이어, 제 1 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 3은 도 2에 이어, 제 1 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 4는 도 3에 이어, 제 1 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 5는 개구가 형성된 제 1 보호막의 모양을 위쪽에서 본 개략 평면도.
도 6은 본 발명의 비교예의 강유전체 메모리를 나타내는 개략 단면도.
도 7은 본 발명의 비교예의 강유전체 메모리에서의 via-to-via 구조를 SEM에 의해 촬영한 사진.
도 8은 본 발명의 비교예의 강유전체 메모리에서의 체인 콘택트 저항을 조사한 결과를 나타내는 특성도.
도 9는 본 발명의 강유전체 메모리에서의 체인 콘택트 저항을 조사한 결과를 나타내는 특성도.
도 10은 제 1 실시예의 변형예1에 있어서, 특히 제 1 실시예와 다른 주요 공정을 설명하기 위한 개략 단면도.
도 11은 섬 형상으로 패터닝된 제 1 보호막의 모양을 위쪽에서 본 개략 평면도.
도 12는 제 1 실시예의 변형예2에 있어서, 특히 제 1 실시예와 상이한 주요 공정을 설명하기 위한 개략 단면도.
도 13은 섬 형상으로 패터닝되어, 노치부가 형성된 제 1 보호막의 모양을 위쪽에서 본 개략 평면도.
도 14는 제 2 실시예가 해결하는 문제점에 대해서 설명하기 위한 SEM에 의한 사진.
도 15는 제 2 실시예가 해결하는 문제점에 대해서 설명하기 위한 모식도.
도 16은 제 2 실시예가 해결하는 문제점에 대해서 설명하기 위한 SEM에 의한 사진.
도 17은 제 2 실시예가 해결하는 문제점에 대해서 설명하기 위한 SEM에 의한 사진.
도 18은 제 2 실시예에 의한 제 1 방법을 설명하기 위한 모식도.
도 19는 제 2 실시예에 의한 제 2 방법을 설명하기 위한 모식도.
도 20은 제 2 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 21은 도 20에 이어, 제 2 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 22는 도 21에 이어, 제 2 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 반도체 기판 11 : 소자 분리 구조
12 : 웰 13 : 게이트 절연막
14 : 게이트 전극 15 : 캡 막
16 : LDD 영역 17 : 측벽 절연막
18 : 소스/드레인 영역 20 : MOS 트랜지스터
21 : 보호막 22 : 제 1 층간절연막
23, 41 : 글루 막 24 : 제 1 플러그
24a, 37a, 38a, 39a, 47a : 비어 홀 25 : 산화 방지막
26 : 배향성 향상막 27 : 하부 전극층
28 : 강유전체막 29 : 상부 전극층
30 : 강유전체 커패시터 구조 31 : 상부 전극
32 : 하부 전극 33 : 제 1 보호막
33a : 개구 33b : 노치부
34 : 제 2 층간절연막 35 : 제 2 보호막
36 : 산화막 37, 38, 47 : 플러그
39 : 제 2 플러그 42, 44 : 배리어 메탈막
43 : 배선막 45 : 배선
46 : 제 3 층간절연막 50 : 홀
51 : W막 52, 53, 54 : 위치 맞춤 마크
본 발명은 하부 전극과 상부 전극과의 사이에 유전체막이 협지(挾持)되어 이루어지는 커패시터 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래부터, 전원을 차단해도 기억 정보가 소실되지 않는 불휘발성 메모리로서, 플래시 메모리나 강유전체 메모리(FeRAM: Ferro-electric Random Access Memory)가 알려져 있다.
플래시 메모리는 절연 게이트형 전계 효과 트랜지스터(IGFET)의 게이트 절연막 속에 매립된 부유(floating) 게이트를 갖고, 부유 게이트에 기억 정보를 나타내는 전하를 축적함으로써 정보를 기억한다. 정보의 기입, 소거에는 절연막을 통과하는 터널 전류를 흐르게 할 필요가 있어, 비교적 높은 전압을 필요로 한다.
FeRAM은 강유전체의 히스테리시스 특성을 이용하여 정보를 기억한다. 강유전체막을 1쌍의 전극간의 유전체로서 갖는 강유전체 커패시터 구조는 전극간의 인가 전압에 따라 분극을 생성하고, 인가 전압을 제거해도 자발 분극을 갖는다. 인가 전압의 극성을 반전하면, 자발 분극의 극성도 반전한다. 이 자발 분극을 검출 하면 정보를 읽어낼 수 있다. FeRAM은 플래시 메모리에 비해 저전압에서 동작하고, 작은 전력으로 고속의 기입을 할 수 있다고 하는 이점을 갖는다. 종래의 로직 기술에 이 FeRAM을 도입한 로직 혼재 칩(SOC: System On Chip)이 IC 카드 등의 용도로서 검토되어 있다.
[특허문헌 1] 일본국 공개특허공보 특개 2004-303993호 공보
[특허문헌 2] 일본국 공개특허공보 특개평 10-12617호 공보
FeRAM은 트랜지스터 구조 및 이것을 덮는 제 1 절연막, 커패시터 구조 및 이것을 덮는 그 커패시터 구조의 특성 열화를 억제하는 보호막, 제 2 절연막, 또한 그 상층의 다층 배선 및 이것들을 덮는 절연막 등, 다수의 층이 복잡하게 적층된 구성을 갖는다. 그 때문에, 하층과의 전기적 접속을 얻기 위한 접속 구멍을 소기의 형상으로 형성하는 것이 어렵고, 예를 들면 저부가 가늘은 형상으로 접속 구멍이 형성되어버려, 확실한 전기적 접속이 얻어지지 않는다고 하는 문제가 있다.
그래서, 예를 들면 특허문헌 1에는, FeRAM을 제조하는 것에 있어서, 커패시터 구조를 직접 덮는 특성 열화 억제의 보호막의 접속 구멍에 상당하는 부위를 미리 개방하여 두고, 그 위에 각 층을 형성하고, 소스/드레인에의 접속 구멍을 형성할 때에는 보호막을 에칭하지 않아도 좋은 구성이 개시되어 있다.
그러나, 특허문헌 1의 기술을 채용한 경우, 특성 열화 억제의 보호막에 개구를 형성함으로써, 필연적으로 그 보호막의 수소나 프로세스 손상 등에 대한 차단 기능이 저하하고, 커패시터 구조의 특성 열화를 충분하게 억제하는 것은 곤란하다.
본 발명은 상기 과제를 감안하여 이루어진 것으로서, 전기적 접속용 플러그의 접속을 확실하게 확보하고, 커패시터 구조의 특성 열화를 충분하게 억제하여, 콘택트 불량을 억제해서 수율을 향상시켜서, 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판상에 형성된 적어도 제 1 층간절연막을 포함하는 제 1 절연막과, 상기 제 1 절연막에 형성된 제 1 접속 구멍을 도전 재료로 충전하는 제 1 플러그와, 하부 전극과 상부 전극에 의해 유전체막을 협지하여 이루어지는 커패시터 구조와, 상기 커패시터 구조를 덮도록 형성되어 있으며, 상기 커패시터 구조의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 제 2 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 제 2 절연막과, 상기 제 1 플러그의 적어도 일부를 노출시키도록 상기 제 2 절연막에 형성된 제 2 접속 구멍을 도전 재료로 충전하는 제 2 플러그를 포함하고, 상기 제 1 보호막은 상기 제 1 보호막의 적어도 상기 제 2 접속 구멍에 상당하는 부위가 제거되어 상기 제 2 플러그와 비접촉 상태로 되어 있으며, 적어도 상기 커패시터 구조를 덮도록 형성되어 이루어진다.
이 경우, 상기 제 2 보호막은 상기 제 2 플러그와 접촉 상태로 되도록 형성되는 것이 바람직하다.
본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판의 위쪽에 패턴 형성된 구조체와, 상기 구조체를 덮도록 형성되어 있으며, 상기 구조물의 특성 열 화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 절연막과, 상기 절연막에 형성된 접속 구멍을 도전 재료로 충전하는 플러그를 포함하고, 상기 제 1 보호막은 상기 제 1 보호막의 적어도 상기 접속 구멍에 상당하는 부위가 제거되어 상기 플러그와 비접촉 상태로 되어 있으며, 적어도 상기 구조체를 덮도록 형성되어 이루어진다.
이 경우, 상기 제 2 보호막은 상기 플러그와 접촉 상태로 되도록 형성되는 것이 바람직하다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판상에 적어도 제 1 층간절연막을 포함하는 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막에 제 1 접속 구멍을 형성하고, 상기 제 1 접속 구멍을 도전 재료로 충전하도록 제 1 플러그를 형성하는 공정과, 하부 전극과 상부 전극에 의해 유전체막을 협지하여 이루어지는 커패시터 구조를 형성하는 공정과, 상기 커패시터 구조를 덮도록 상기 커패시터 구조의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 제 2 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막에 상기 제 1 플러그의 적어도 일부를 노출시키는 제 2 접속 구멍을 형성하고, 상기 제 2 접속 구멍을 도전 재료로 충전하도록 제 2 플러그를 형성하는 공정을 포함하고, 상기 제 1 보호막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 보호막을 가공하여 상기 제 1 보호막의 적어도 상기 제 2 접속 구멍에 상당하는 부위를 제거하고, 적어도 상기 커패시터 구조를 덮도록 상기 제 1 보호막을 잔존시킨다.
이 경우, 상기 제 1 보호막에 실시하는 상기 가공을 상기 제 2 보호막에는 실시하지 않고, 상기 제 1 보호막에만 실시하는 것이 바람직하다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판의 위쪽에 구조체를 패턴 형성하는 공정과, 상기 구조체를 덮도록 상기 구조물의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 절연막을 형성하는 공정과, 상기 절연막에 접속 구멍을 형성하고, 상기 접속 구멍을 도전 재료로 충전하도록 플러그를 형성하는 공정을 포함하고, 상기 제 1 보호막을 형성한 후, 상기 층간절연막을 형성하기 전에, 상기 제 1 보호막을 가공하여 상기 제 1 보호막의 적어도 상기 접속 구멍에 상당하는 부위를 제거하고, 적어도 상기 구조체를 덮도록 상기 제 1 보호막을 잔존시킨다.
이 경우, 상기 제 1 보호막에 실시하는 상기 가공을 상기 제 2 보호막에는 실시하지 않고, 상기 제 1 보호막에만 실시하는 것이 바람직하다.
- 본 발명의 기본 골자 -
FeRAM과 같이, 커패시터 구조과 같이 이것을 형성한 후의 여러 공정(특히 어닐링 처리 등)에 의해 특성 열화를 야기할 우려가 있는 구조체를 갖는 반도체 장치에서는, 특성 열화를 방지하기 위한 보호막을 구조체를 덮도록 형성하는 것이 유효하다. 그러나, 이 보호막을 포함한 다층막을 소기와 같이 에칭하는 것은 용이하지 않다. 이 문제에 대하여는, 단지 에칭을 용이하게 한다는 관점에서 보면, 특허문헌 1의 방법이 유효하다. 그러나 이 방법은, 커패시터 구조의 열화 억제를 어느 정도 희생하고, 그 대가로 에칭의 용이성을 얻는 기술이라고 말할 수 있다.
본 발명자는, 특히 FeRAM에 있어서 커패시터 구조의 열화를 억제하는 것이 매우 중요하다는 점을 감안하여, 커패시터 구조의 열화 억제를 충분하게 확보하면서도, 에칭의 용이성을 얻기 위해 예의 검토한 결과, 특성 열화 억제의 보호막을 층간절연막을 통한 2층에 형성하고, 접속 구멍의 형성 전에 적어도 그 접속 구멍의 형성 부분에 상당하는 하부의 보호막(제 1 보호막)을 제거하는 가공을 미리 실시해 두는 구성을 착안했다.
이 경우, 제 1 보호막에 실시하는 상기 가공을, 상부의 보호막(제 2 보호막)에는 실시하지 않고, 상기 제 1 보호막에만 실시하는 것이 바람직하다. 제 2 보호막과 플러그 사이에 간극이 존재하면, 그 후의 공정에 의해 상기 간극을 통해서 프로세스 손상이나 수소 등이 하층에 침입하여, 커패시터 구조의 특성 열화가 야기될 우려가 있다. 그래서, 제 2 보호막에는 상기 가공을 실시하지 않고 플러그를 형성한다. 이 경우, 제 2 보호막 및 플러그에 의해, 말하자면 그 하층 구조가 폐쇄되는 것으로 되어, 상기와 같은 간극이 존재하지 않는다. 따라서, 에칭의 용이성을 얻기 위해서 제 1 보호막에 상기 가공을 실시해도, 상기 폐쇄 구조에 의해 프로세스 손상이나 수소 등의 침입이 억제되어 커패시터 구조의 특성 열화가 방지된다.
또한, 예를 들면 트랜지스터 구조와의 접속을 얻기 위해서, 상층의 배선으로부터 직접 접속 구멍을 형성하는 대신에, 접속 구멍의 형성을 2단계로 나누어, 제 1 플러그를 형성한 후에, 제 2 플러그를 제 1 플러그와 접속하도록 형성하는, 소위 via-to-via 구조를 채용한다. 이에 따라, 한번에 에칭하는 층수를 감소시킬 수 있고, 에칭 마진(margin)이 넓어지기 때문에, 커패시터 구조의 특성 열화를 더욱 확 실하게 방지할 수 있다.
또한 커패시터 구조를 형성하기 전에, 그 커패시터 구조의 하층 보호막을 형성하는 것이 바람직하다. 이 하층 보호막과 제 2 보호막에 의하여, 커패시터 구조는 말하자면 완전하게 포위되는 형상으로 되고, 커패시터 특성의 열화 억제가 더욱 확실해진다. 이 하층 보호막은, 커패시터 구조의 하층, 예를 들면 via-to-via 구조의 제 1 플러그의 산화 방지막으로서도 기능한다.
제 1 보호막의 구체적인 가공 양태로서는, 이하의 3가지 양태를 생각할 수 있다.
(1) 제 1 보호막의 접속 구멍에 상당하는 부위(via-to-via 구조를 채용할 경우에는 제 1 플러그의 접속 구멍. 이하 마찬가지임)만을, 그 접속 구멍의 직경보다 큰 직경으로 되도록 제거하여 개구를 형성한다.
(2) 제 1 보호막이 커패시터 구조만을 덮는 섬 형상으로 되어 잔존하도록, 제 1 보호막을 가공한다.
(3) 제 1 보호막이 상기 커패시터 구조만을 덮는 섬 형상으로 되어 잔존하는 동시에, 접속 구멍에 상당하는 부위(via-to-via 구조를 채용할 경우에는 제 1 플러그. 이하 마찬가지임)와 인접하는 측의 단부에, 그 단부에 인접하는 접속 구멍의 둘레면의 일부를 둘러싸는 노치를 갖는 형상으로, 제 1 보호막을 가공한다.
양태 (1)에서는, 제 1 보호막을 에칭하지 않을 때와 비교하여 접속 구멍(via-to-via 구조를 채용할 경우에는 제 2 플러그의 접속 구멍. 이하 마찬가지임)의 에칭 마진이 비약적으로 향상하고, 플러그는 콘택트 저항이 낮아지는 동시에 안 정적으로 형성된다.
그런데, 이 경우, 접속 구멍을 조밀하게 형성하는 장소에서는 제 1 보호막의 패터닝시에 개구에 위치 어긋남이 생기기 쉬워, 인접하는 개구간에서 겹침이 발생할 우려도 있다. 따라서, 양태 (1)은 접속 구멍의 밀도가 그다지 조밀하지 않은 장소에 적용하는 것이 바람직하다.
양태 (2)에서는, 제 1 보호막을 에칭하지 않을 때와 비교하여 접속 구멍의 에칭 마진이 비약적으로 향상하고, 플러그는 콘택트 저항이 낮아지는 동시에 안정적으로 형성된다. 제 1 보호막은 커패시터 구조의 공정 열화를 억제하기 위해 형성하는 것이기 때문에, 메모리 셀 이외의 로직 회로 부분에는 불필요하다. 양태 (2)에 의하면, 메모리 셀 부분에만 제 1 보호막을 잔존시킬 수 있다. 또한, 접속 구멍의 형성 부위의 근방에서 제 1 보호막이 일괄적으로 제거되어 있기 때문에, 접속 구멍의 형성시에 위치 어긋남에 의한 제 1 보호막의 에칭을 걱정할 필요 없이, 용이하고 확실하게 플러그를 형성할 수 있다. 이 경우, 커패시터 구조가 제 1 보호막으로 덮여 있기 때문에, 커패시터 구조의 특성 열화 억제로서 적어도 필요한 최소한의 역할을 한다. 또한 상부의 제 2 보호막과 협동하여, 제 1 및 제 2 보호막 전체로서 보면 특성 열화의 억제가 충분히 확보된다.
그런데, 이 경우, 제 1 보호막의 가공시의 위치 맞춤 기준의 상황에 따라, 제 1 보호막의 일단부와, 그 일단부에 인접하는 접속 구멍과의 이간 거리가 짧으면, 커패시터 구조를 완전히 덮고 또한 접속 구멍과 중복하지 않도록 제 1 보호막을 에칭 가공하는 것이 곤란한 경우가 있다. 그렇지만, 이러한 곤란을 감안해도, 그다지 엄격한 위치 맞춤을 요구하지 않는 상황이라면, 제 1 보호막을 커패시터 구조를 완전히 덮고 또한 접속 구멍과 중복하지 않도록 형성하는 것이 가능하며, 양태 (2)는 상기와 같은 우수한 효과를 나타내는 유용한 방법이라 할 수 있다.
양태 (3)에서는, 양태 (1), (2)의 상기한 결점을 해소하고, 이들의 이점만을 채용할 수 있다. 즉, 제 1 보호막의 기본적인 가공 형태로서는 (2)와 마찬가지로 커패시터 구조만을 덮는 섬 형상으로 되기 때문에, 제 1 보호막을 에칭하지 않을 때와 비교하여 접속 구멍의 에칭 마진이 비약적으로 향상하고, 플러그는 콘택트 저항이 낮아지는 동시에 안정적으로 형성된다. 또한, 불필요한 로직 회로 부분에는 제 1 보호막을 남기지 않고, 커패시터 구조의 공정 열화를 억제하기 위해 필수적인 메모리 셀 부분에만 제 1 보호막을 잔존시킬 수 있다. 또한, 접속 구멍의 형성 부위의 근방에서 제 1 보호막이 일괄적으로 제거되어 있기 때문에, 접속 구멍의 형성시에 위치 어긋남에 의한 제 1 보호막의 에칭을 걱정할 필요없이, 용이하고 확실하게 플러그를 형성할 수 있다. 이 경우, 커패시터 구조가 제 1 보호막으로 덮여 있기 때문에, 커패시터 구조의 특성 열화 억제로서 특성 열화 억제로서 적어도 필요한 최소한의 역할을 한다. 또한 상부의 제 2 보호막과 협동하여, 제 1 및 제 2 보호막 전체로서 보면 특성 열화의 억제가 충분히 확보된다.
또한, 양태 (3)에서는, 제 1 보호막을, 제 1 보호막의 일단부에 인접하는 접속 구멍(via-to-via 구조를 채용할 경우에는 제 1 플러그. 이하 마찬가지임)과 중복하는 정도로 커패시터 구조보다 크게 형성하고, 그 중복을 회피하기 위해 제 1 보호막의 일단부에, 인접하는 접속 구멍의 둘레면의 일부를 둘러싸는 노치를 형성 하는 구성을 채용한다. 즉, 상기 노치를 형성하는 분량만큼, 커패시터 구조를 충분히 덮는 정도의 크기로 제 1 보호막을 형성할 수 있어, 제 1 보호막의 가공시에 충분한 위치 맞춤 마진을 얻는 것이 가능해진다. 따라서, 제 1 보호막의 일단부와, 그 일단부와 인접하는 접속 구멍과의 이간 거리가 매우 짧은 경우에도, 제 1 보호막의 일단부에 인접하는 접속 구멍과 중복하는 일 없이, 커패시터 구조를 완전하게 덮는 형상으로 제 1 보호막을 용이하고 확실하게 에칭 가공할 수 있다.
- 본 발명을 적용한 구체적인 여러 실시예 -
이하, 본 발명을 적용한 구체적인 여러 실시예로서, 강유전체 메모리의 구성을 제조 방법과 함께 설명한다.
(제 1 실시예)
도 1∼도 4는 본 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
우선, 도 1의 (a)에 나타낸 바와 같이, 실리콘 반도체 기판(10)상에 선택 트랜지스터로서 기능하는 MOS 트랜지스터(20)를 형성한다.
구체적으로는, 실리콘 반도체 기판(10)의 표층에 예를 들면 STI(Shallow Trench Isolation) 법에 의해 소자 분리 구조(11)를 형성하고, 소자 활성 영역을 확정한다.
다음에, 소자 활성 영역에 불순물, 여기에서는 B를 예를 들면 도스량 3.0×1013/㎠, 가속 에너지 300keV의 조건에서 이온 주입하고, 웰(12)을 형성한다.
다음에, 소자 활성 영역에 열산화 등에 의해 막 두께 3.0nm 정도의 얇은 게이트 절연막(13)을 형성하고, 게이트 절연막(13)상에 CVD 법에 의해 막 두께 180nm 정도의 다결정 실리콘막 및 막 두께 29nm 정도의 예를 들면 실리콘 질화막을 퇴적하고, 실리콘 질화막, 다결정 실리콘막, 및 게이트 절연막(13)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 전극 형상으로 가공함으로써, 게이트 절연막(13)상에 게이트 전극(14)을 패턴 형성한다. 이때 동시에, 게이트 전극(14)상에는 실리콘 질화막으로 이루어지는 캡 막(15)이 패턴 형성된다.
다음에, 캡 막(15)을 마스크로 하여 소자 활성 영역에 불순물, 여기에서는 As를 예를 들면 도스량 5.0×1014/㎠, 가속 에너지 10keV의 조건에서 이온 주입하여, 소위 LDD 영역(16)을 형성한다.
다음에, 전면에 예를 들면 실리콘 산화막을 CVD 법에 의해 퇴적하고, 이 실리콘 산화막을 소위 에치백(etching-back)함으로써, 게이트 전극(14)및 캡 막(15)의 측면에만 실리콘 산화막을 남겨서 측벽 절연막(17)을 형성한다.
다음에, 캡 막(15) 및 측벽 절연막(17)을 마스크로 하여 소자 활성 영역에 불순물, 여기에서는 P를 LDD 영역(16)보다 불순물 농도가 높아지는 조건, 예를 들면 도스량 5.0×1014/㎠, 가속 에너지 13keV의 조건에서 이온 주입하고, LDD 영역(16)과 중첩되는 소스/드레인 영역(18)을 형성하여, MOS 트랜지스터(20)를 완성시킨다.
계속해서, 도 1의 (b)에 나타낸 바와 같이, MOS 트랜지스터(20)의 보호막 (21) 및 제 1 층간절연막(22)을 형성한다.
구체적으로는, MOS 트랜지스터(20)를 덮도록, 보호막(21) 및 제 1 층간절연막(22)을 순차적으로 퇴적한다. 여기에서, 보호막(21)으로서는, 실리콘 산화막을 재료로 하여 CVD 법에 의해 막 두께 20nm 정도로 퇴적한다. 제 1 층간절연막(22)으로서는, 예를 들면 플라즈마 SiO 막(막 두께 20nm 정도), 플라즈마 SiN 막(막 두께 80nm 정도) 및 플라즈마 TEOS 막(막 두께 1000nm 정도)을 순차적으로 성막한 적층 구조를 형성하고, 적층 후, CMP에 의해 막 두께가 700nm 정도로 될 때까지 연마한다.
계속해서, 도 1의 (c)에 나타낸 바와 같이, 소스/드레인 영역(18)과 접속되는 제 1 플러그(24)를 형성한다.
구체적으로는, 소스/드레인 영역(18)의 표면의 일부가 노출될 때까지, 제 1 층간절연막(22) 및 보호막(21)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공하여, 예를 들면 약 0.25㎛ 직경의 비어 홀(24a)을 형성한다. 다음에, 이 비어 홀(24a)의 벽면을 덮도록, 스퍼터링법에 의해 예를 들면 Ti 막(막 두께 30nm 정도) 및 TiN 막(막 두께 20nm 정도)을 퇴적하여, 하지막(글루 막(glue film))(23)을 형성한 후, CVD 법에 의해 글루 막(23)을 통해 비어 홀(24a)을 매립하도록 예를 들면 텅스텐(W) 막을 형성한다. 그리고, CMP에 의해 제 1 층간절연막(22)을 스토퍼로 하여 W 막 및 글루 막(23)을 연마하고, 비어 홀(24a) 내를 글루 막(23)을 통해 W로 매립하는 제 1 플러그(24)를 형성한다.
계속해서, 도 1의 (d)에 나타낸 바와 같이, 후술하는 강유전체 커패시터 구 조(30)의 하층 보호막(25) 및 하부 전극의 배향성 향상막(26)을 형성한다.
구체적으로는, 강유전체 커패시터 구조를 형성할 때의 산소 분위기중에서의 열 어닐링에 의해, 제 1 플러그(24)가 산화하는 것을 방지하기 위해, 산화 방지막(25)을 성막한다. 산화 방지막(25)으로서는, 예를 들면 SiON(막 두께 130nm 정도), 플라즈마 TEOS(막 두께 130nm 정도)의 적층 구조로 한다. 배향성 향상막(26)으로서는, 예를 들면 실리콘 산화막으로 한다. 이 하층 보호막은 제 1 플러그(24)의 산화 방지막으로서도 기능한다.
계속해서, 도 1의 (e)에 나타낸 바와 같이, 하부 전극층(27), 강유전체막(28) 및 상부 전극층(29)을 순차적으로 형성한다.
구체적으로는, 우선 스퍼터링법에 의해 예를 들면 막 두께가 20nm 정도인 Ti 막 및 막 두께가 150nm 정도인 Pt 막을 순차적으로 퇴적시켜, Ti 막 및 Pt 막의 적층 구조에 하부 전극층(27)을 형성한다. 다음에, RF 스퍼터링법에 의해, 하부 전극층(27)상에 강유전체인 예를 들면 PZT로 이루어지는 강유전체막(28)을 막 두께 200nm 정도로 퇴적한다. 그리고, 강유전체막(28)에 RTA 처리를 실시해서 상기 강유전체막(28)을 결정화한다. 다음에, 반응성 스퍼터링법에 의해, 강유전체막(28)상에 예를 들면 도전성 산화물인 IrO2를 재료로 하는 상부 전극층(29)을 막 두께 200nm 정도로 퇴적한다. 또한, 상부 전극층(29)의 재료로서, IrO2 대신에 Ir, Ru, RuO2, SrRuO3, 그 밖의 도전성 산화물이나 이들의 적층 구조로 해도 좋다.
계속해서, 도 2의 (a)에 나타낸 바와 같이, 상부 전극(31)을 패턴 형성한다.
구체적으로는, 상부 전극층(29)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 복수의 전극 형상으로 가공하여, 복수의 상부 전극(31)을 패턴 형성한다.
계속해서, 도 2의 (b)에 나타낸 바와 같이, 강유전체막(28) 및 상부 전극층(29)을 가공하여 강유전체 커패시터 구조(30)를 형성한다.
구체적으로는, 우선 강유전체막(28)을 상부 전극(31)에 정합시켜서 상부 전극(31)보다 약간 큰 사이즈로 되도록, 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공한다.
다음에, 하부 전극층(27)을, 가공된 강유전체막(28)에 정합시켜서 강유전체막(28)보다 약간 큰 사이즈로 되도록, 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공하여, 하부 전극(32)을 패턴 형성한다. 이에 따라 하부 전극(32)상에 강유전체막(28), 상부 전극(31)이 순차적으로 적층되어, 강유전체막(28)을 통해서 하부 전극(32)과 상부 전극(31)이 용량결합하는 강유전체 커패시터 구조(30)를 완성시킨다.
계속해서, 도 2의 (c)에 나타낸 바와 같이, 강유전체 커패시터 구조(30)의 특성 열화를 방지하기 위한 제 1 보호막(33)을 형성한다.
구체적으로는, 강유전체 커패시터 구조(30)를 직접 덮도록 제 1 보호막(33)을 성막한다. 제 1 보호막(33)은, 강유전체 커패시터 구조(30)를 형성한 후의 다층 공정에 의해 상기 강유전체 커패시터(30)가 받는 손상을 억제하기 위한 것이고, 예를 들면 알루미나를 재료로 하여 예를 들면 스퍼터링법에 의해 막 두께 20nm 정도에 형성한다.
계속해서, 도 2의 (d)에 나타낸 바와 같이, 제 1 보호막(33)을 가공한다.
구체적으로는, 제 1 보호막(33)의 후술하는 제 2 플러그(39)의 비어 홀(39a)에 상당하는 부위, 즉 제 1 플러그(24)에 정합하는 부위에, 리소그래피 및 그것에 계속되는 건식 에칭에 의해, 비어 홀(24a)의 직경보다 큰 직경으로 이루어지는 개구(33a)를 형성한다. 본 실시예에서는, 후술하는 비어 홀(39a)을 형성할 때, 비어 홀(39a)에 상당하는 부위에 제 1 보호막(33)이 존재하지 않도록 미리 제거해두는 구성을 채용한다. 상기와 같이 비어 홀(24a)을 기준으로 하여 개구(33a)를 비어 홀(24a)의 직경보다 큰 직경으로 형성하면, 비어 홀(39a)을 형성할 때, 제 1 보호막(33)에 의한 영향을 받지 않고 에칭을 실행할 수 있다.
개구(33a)가 형성된 제 1 보호막(33)의 모양을, 그 제 1 보호막(33)을 위쪽에서 본 평면도인 도 5에 나타낸다. 이 제 1 보호막(33)의 패터닝에는, 제 1 플러그(24)의 비어 홀(24a)에 정합한 부위에 그 비어 홀(24a)을 패터닝하기 위한 레티클 패턴보다 큰 소기 직경의 레티클 패턴을 갖는 레티클 마스크를 이용한다. 본 실시예에서는, 제 2 비어 홀(39a)을 형성할 때, 제 2 비어 홀(39a)에 상당하는 부위에 제 1 보호막(33)이 존재하지 않도록 미리 제거해두는 구성을 채용한다. 따라서, 이 제 1 보호막(33)의 패터닝에 의해, 제 1 보호막(33)을 에칭하지 않을 때와 비교하여 비어 홀(39a)의 에칭 마진이 비약적으로 향상하고, 콘택트 저항을 낮게 억제하여, 후술하는 제 2 플러그(39)를 안정적으로 형성할 수 있다.
그러나, 이 경우에, 비어 홀(39a)을 조밀하게 형성하는 장소에서는 비어 홀(39a)의 형성시에 위치 어긋남이 생기기 쉽고, 인접하는 비어 홀(39a) 사이에서 겹 침이 발생할 우려가 있다. 따라서, 상술한 제 1 보호막(33)의 패터닝은 비어 홀(39a)의 밀도가 그다지 조밀하지 않은 장소에 적용하는 것이 바람직하다.
다음에, 강유전체 커패시터 구조(30)의 형성 중 및 형성 후의 여러 공정에 의해 강유전체 커패시터 구조(30)가 받은 손상을 회복하기 위한 어닐링 처리를 행한다. 여기에서는, 처리 온도 650℃, 산소 분위기에서 60분간의 어닐링 처리를 실행한다.
계속해서, 도 3의 (a)에 나타낸 바와 같이, 제 2 층간절연막(34), 제 2 보호막(35) 및 산화막(36)을 성막한다.
구체적으로는, 제 1 보호막(33)을 통해서 강유전체 커패시터 구조(30)를 덮도록, 제 2 층간절연막(34), 제 2 보호막(35) 및 산화막(36)을 순차적으로 적층형성한다. 여기에서, 제 2 층간절연막(34)으로서는, 예를 들면 플라즈마 TEOS 막을 막 두께 1400nm 정도에 퇴적한 후, CMP에 의해 막 두께가 1000nm 정도로 될 때까지 연마한다. CMP 후에, 제 2 층간절연막(34)의 탈수를 목적으로, 예를 들면 N2O의 플라즈마 어닐링 처리를 실시한다. 제 2 보호막(35)은, 후의 다층 공정에 의해 강유전체 커패시터(30)가 받는 손상을 억제하기 위한 것이고, 예를 들면 알루미나를 재료로 하여 스퍼터링법 등에 의해 막 두께 50nm 정도로 형성한다. 산화막(36)으로서는, 예를 들면 플라즈마 TEOS 막을 막 두께 300nm 정도로 퇴적한다.
계속해서, 도 3의 (b)에 나타낸 바와 같이, 강유전체 커패시터 구조(30)의 플러그(37, 38) 및 제 1 플러그(24)와 접속되는 제 2 플러그(39)를 형성한다.
우선, 강유전체 커패시터 구조(30)에의 비어 홀(37a, 38a)을 형성한다.
구체적으로는, 리소그래피 및 그것에 이어지는 건식 에칭으로서, 상부 전극(31)의 표면의 일부가 노출될 때까지 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 제 1 보호막(33)에 실시하는 가공, 및 하부 전극(32)의 표면의 일부가 노출될 때까지 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 제 1 보호막(33)에 실시하는 가공을, 동시에 실행하고, 각각의 부위에 예를 들면 약 0.5㎛ 직경의 비어 홀(37a, 38a)을 동시 형성한다. 이들 비어 홀(37a, 38a)의 형성시에는, 상부 전극(31) 및 하부 전극(32)이 각각 에칭 스토퍼로 된다.
다음에, 강유전체 커패시터 구조(30)의 형성 후의 여러 공정에 의해 강유전체 커패시터 구조(30)가 받은 손상을 회복하기 위한 어닐링 처리를 행한다. 여기에서는, 처리 온도 500℃, 산소 분위기에서 60분간의 어닐링 처리를 실행한다.
다음에, 제 1 플러그(24)에의 비어 홀(39a)을 형성한다.
구체적으로는, 제 1 플러그(24)를 에칭 스토퍼로 하여, 상기 제 1 플러그(24)의 표면의 일부가 노출될 때까지 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 배향성 향상막(26), 및 산화 방지막(25)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공하고, 예를 들면 약 0.3㎛ 직경의 비어 홀(39a)을 형성한다. 여기에서, 제 1 보호막(33)에는 제 1 플러그(24)에 정합한 부위에 비어 홀(39a)보다 큰 직경의 개구(33a)가 형성되어 있기 때문에, 비어 홀(39a)은 제 1 보호막(33)을 에칭하지 않고 개구(33a) 내에 형성된다.
다음에, 플러그(37, 38) 및 제 2 플러그(39)을 형성한다.
우선, 일반적인 산화막의 에칭 환산으로 수십 nm, 여기에서는 10nm 정도에 상당하는 RF 전처리를 행한 후, 비어 홀(37a, 38a, 39a)의 각 벽면을 덮도록, 스퍼터링법에 의해 예를 들면 TiN 막을 막 두께 75nm 정도로 퇴적하고, 하지막(글루 막)(41)을 형성한다. 그리고, CVD 법에 의해 글루 막(41)을 통해서 비어 홀(37a, 38a, 39a)을 매립하도록 예를 들면 W 막을 형성한다. 그 후, CMP에 의해 산화막(36)을 스토퍼로 하여 W 막 및 글루 막(41)을 연마하고, 비어 홀(37a, 38a, 39a) 내를 글루 막(41)을 통해서 W로 매립하는 플러그(37, 38) 및 제 2 플러그(39)를 형성한다. 제 2 플러그(39)는, 개구(33a) 내에 위치하는 비어 홀(39a)에 형성되기 때문에, 제 1 보호막(33)(의 개구(33a)의 둘레부)과 비접촉 상태로 형성된다.
여기에서, 제 1 및 제 2 플러그(24, 39)는 양자가 전기적으로 접속된 via-to-via 구조로 된다. 이 via-to-via 구조에 의해, 비어 홀 형성의 에칭 마진이 넓어지고, 비어 홀의 애스펙트비(aspect ratio)가 완화된다. 더욱이, 제 2 플러그(39)의 비어 홀(39a)을 형성할 때에, 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 제 1 보호막(33), 배향성 향상막(26), 및 산화 방지막(25) 중 가장 에칭이 곤란한 제 1 보호막(33)이 에칭되지 않기 때문에, 비어 홀(39a)은 저부가 가늘어지는 일 없이 레지스트 패턴에 따른 기대되는 형상으로 형성되어, 제 2 플러그(39)의 제 1 플러그(24)와의 확실한 접속이 확보된다.
또한, 제 2 보호막(35)에는 제 1 보호막(33)과 같은 가공을 실시하지 않고, 제 2 보호막(35)이 제 2 층간절연막(34)상의 전(全)면을 덮도록 형성된 상태에서 비어 홀(39a)을 형성하고, 이것을 충전하는 제 2 플러그(39)가 형성된다. 따라서, 제 2 보호막(35) 아래의 구성은, 제 2 보호막(35)과 플러그(37, 39) 및 제 2 플러그(39)에 의해 폐쇄된 상태로 되고, 그 후의 각 공정에서 발생하는 산소나 수소 등이 제 2 보호막(35)과 플러그(37, 39) 및 제 2 플러그(39)에 의해 차단되어 강유전체 커패시터 구조(30)를 포함하는 하층에의 악영향(강유전체 커패시터 구조(30)의 특성 열화를 포함)이 억제된다.
계속해서, 도 4의 (a)에 나타낸 바와 같이, 플러그(37, 38), 제 2 플러그(39)와 각각 접속되는 배선(45)을 형성한다.
구체적으로는, 우선, 전면에 스퍼터링법 등에 의해 배리어 메탈막(42), 배선막(43) 및 배리어 메탈막(44)을 퇴적한다. 배리어 메탈막(42)으로서는, 스퍼터링법에 의해 예를 들면 Ti 막(막 두께 60nm 정도) 및 TiN 막(막 두께 30nm 정도)을 순차적으로 성막한다. 배선막(43)으로서는, 예를 들면 Al 합금막(여기에서는 Al-Cu 막)을 막 두께 360nm 정도로 성막한다. 배리어 메탈막(44)으로서는, 스퍼터링법에 의해 예를 들면 Ti 막(막 두께 5nm 정도) 및 TiN 막(막 두께 70nm 정도)을 순차적으로 성막한다. 여기에서, 배선막(43)의 구조는, 동일 룰의 FeRAM 이외의 로직부와 같은 구조로 되어 있기 때문에, 배선의 가공이나 신뢰성상의 문제는 없다.
다음에, 반사 방지막으로서 예를 들면 SiON 막(도시 생략)을 성막한 후, 리소그래피 및 그것에 이어지는 건식 에칭에 의해 반사 방지막, 배리어 메탈막(44), 배선막(43) 및 배리어 메탈막(42)을 배선 형상으로 가공하고, 배선(45)을 패턴 형성한다. 또한, 배선막(43)으로서 Al 합금막을 형성하는 대신에, 소위 다마신(damascene) 법 등을 이용해서 Cu 막(또는 Cu 합금막)을 형성하고, 배선(45)으로서 Cu 배선을 형성해도 좋다.
계속해서, 도 4의 (b)에 나타낸 바와 같이, 제 3 층간절연막(46) 및 제 3 플러그(47), 또한 그 상층의 배선 등의 형성을 거쳐, FeRAM을 완성시킨다.
구체적으로는, 우선, 배선(45)을 덮도록 제 3 층간절연막(46)을 형성한다. 제 3 층간절연막(46)으로서는, 실리콘 산화막을 막 두께 700nm 정도로 성막하고, 플라즈마 TEOS를 형성하여 막 두께를 전체적으로 1100nm 정도로 한 후에, CMP에 의해 표면을 연마해서, 막 두께를 750nm 정도로 형성한다.
다음에, 배선(45)과 접속되는 플러그(47)를 형성한다.
배선(45)의 표면의 일부가 노출될 때까지, 제 3 층간절연막(46)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공하여, 예를 들면 약 0.25㎛ 직경의 비어 홀(47a)을 형성한다. 다음에, 이 비어 홀(47a)의 벽면을 덮도록 하지막(글루 막)(48)을 형성한 후, CVD 법에 의해 글루 막(48)을 통해서 비어 홀(47a)을 매립하도록 W 막을 형성한다. 그리고, 제 3 층간절연막(46)을 스토퍼로 하여 예를 들면 W 막 및 글루 막(48)을 연마하고, 비어 홀(47a) 내를 글루 막(48)을 통해서 W로 매립하는 플러그(47)를 형성한다.
그런 후, 상층의 배선, 층간절연막 및 플러그를 형성하는 공정을 반복하고, 배선(45)을 포함시켜서 예를 들면 5층의 배선 구조(도시 생략)를 형성한다. 그 후에, 제 1 커버막 및 제 2 커버막(도시 생략)을 성막한다. 이 예에서는, 제 1 커버막으로서는, 예를 들면 HDP-USG 막을 막 두께 720nm 정도로, 제 2 커버막으로서는, 예를 들면 실리콘 질화막을 막 두께 500nm 정도로 각각 퇴적한다. 또한, 5층의 배 선 구조에 패드(pad)의 인출을 위한 콘택트를 형성한 후에, 예를 들면 폴리이미드막(도시 생략)을 성막하고, 패터닝함으로써, 본 실시예의 FeRAM을 완성시킨다.
여기에서, 본 발명의 비교예의 강유전체 메모리를 도 6에 나타낸다. 도 6에서는, 본 실시예의 도 1∼도 5의 구성요소와 동일한 것에 대해서는 동일한 부호를 표기한다.
이 강유전체 메모리에서는, 제 1 보호막(33)에 본 실시예와 같이 상기 가공을 실시하지 않고, 따라서 제 2 플러그(39)의 비어 홀(39a)을 형성할 때에는, 제 1 보호막(33)을 포함한, 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 제 1 보호막(33), 배향성 향상막(26), 및 산화 방지막(25)의 6층을 에칭할 필요가 있다. 이 비교예의 경우, 상기한 바와 같이, 비어 홀(39a)이 기대하는 형상으로 형성되지 않고, 저부가 가늘어진 형상으로 된다.
이때의 모양을 주사형 전자현미경(SEM)에 의해 촬영한 사진을 도 7에 나타낸다. 여기에서, (a)가 via-to-via 구조를 나타내고 있고, (b)가 제 1 플러그(24)와 제 2 플러그(39)의 접속 부위를 확대해서 나타내고 있다.
이렇게, 제 1 플러그(24)와 제 2 플러그(39)의 사이에서는 충분한 접속을 얻을 수 없는 것이 명확하게 판별된다.
이 비교예의 강유전체 메모리에서의 체인 콘택트(chain contact) 저항을 조사한 결과를 도 8에 나타낸다. 여기에서, 가로축이 체인 콘택트 저항값(Ω), 세로축이 칩 면 내에서의 플러그가 차지하는 비율(%)을 각각 나타낸다.
이렇게 비교예에서는, 비율이 50%를 약간 초과하므로, 체인 콘택트 저항값은 거의 발산해버려, 콘택트 불량으로 되어서 수율 저하의 주요 원인으로 된다.
이에 대하여, 본 실시예에 의한 강유전체 메모리에서의 체인 콘택트 저항을 조사한 결과를 도 9에 나타낸다. 도 7과 마찬가지로, 가로축이 체인 콘택트 저항값(Ω), 세로축이 칩 면 내에서의 플러그가 차지하는 비율(%)을 각각 나타낸다.
이렇게 본실시예에서는, 비율이 99%를 넘어도 충분히 안정된 저(低)저항값을 나타내고 있어, 콘택트 불량은 발생하지 않고 있다는 것이 판별된다.
이상에서 설명한 바와 같이, 본 실시예에 의하면, 강유전체 커패시터 구조(30)가 제 1 보호막(33)으로 덮이고, 그 상부에 플러그(37, 38) 및 제 2 플러그(39)와 함께 제 2 보호막(35) 아래의 구성을 폐쇄하는 제 2 보호막(35)이 형성되어 있어, 강유전체 커패시터 구조(30)의 특성 열화가 충분하게 방지되고, 전기적 접속용 플러그(24, 39)의 접속을 충분히 확보하여, 콘택트 불량을 억제해서 수율을 향상시키고, 신뢰성이 높은 강유전체 메모리를 실현할 수 있다.
- 변형예 -
여기에서, 제 1 실시예의 변형예에 관하여 설명한다. 본 변형예에서는, 제 1 실시예와 마찬가지로 강유전체 메모리의 구성 및 제조 방법을 개시하지만, 제 1 보호막(33)의 가공 상태가 약간 다른 점에서 제 1 실시예와 상이하다.
(변형예1)
도 10은 본 변형예1의 특히 제 1 실시예와 다른 주요 공정을 설명하기 위한 개략적인 단면도이다.
본 변형예에서는, 우선 제 1 실시예와 마찬가지로, 트랜지스터 구조(20)나 제 1 플러그(24), 강유전체 커패시터 구조(30), 제 1 보호막(33)의 성막 등을 거쳐, 도 2의 (c)에 대응하는 도 10의 (a) 상태에 이른다.
계속해서, 도 10의 (b)에 나타낸 바와 같이, 제 1 보호막(33)을 가공한다.
구체적으로는, 제 1 보호막(33)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공하고, 강유전체 커패시터 구조(30)만을 덮는 섬 형상으로 제 1 보호막(33)을 잔존시킨다. 이때, 제 1 보호막(33)은 강유전체 커패시터 구조(30)만을 덮고, 제 1 보호막(33)의 제 1 플러그(24)상에 상당하는 부위가 일괄적으로 제거된 형상으로 된다. 예를 들면, 제 1 보호막(33)은 그 폭이 강유전체 커패시터 구조(30)의 하부 전극(32)의 폭보다 큰 사이즈로 패터닝된다.
강유전체 커패시터 구조(30)만을 덮는 섬 형상으로 패터닝된 제 1 보호막(33)의 모양을, 그 제 1 보호막(33)을 위쪽에서 본 평면도인 도 11에 나타낸다. 이 제 1 보호막(33)의 패터닝에는, 강유전체 커패시터 구조(30)의 하부 전극(32)에 정합한 부위에 그 하부 전극(32)을 패터닝하기 위한 레티클 패턴보다 큰 소기 사이즈의 레티클 패턴을 갖는 레티클 마스크를 이용한다.
이 제 1 보호막(33)의 패터닝에 의해, 제 1 보호막(33)을 에칭하지 않을 때와 비교하여 비어 홀(39a)의 에칭 마진이 비약적으로 향상하고, 콘택트 저항을 낮게 억제하여, 후술하는 제 2 플러그(39)를 안정적으로 형성할 수 있다. 제 1 보호막(33)은 커패시터 구조의 공정 열화를 억제하기 위해 형성하는 것이기 때문에, 메모리 셀 이외의 로직 회로 부분에는 불필요하다. 이 패터닝에 의하면, 메모리 셀 부분에만 제 1 보호막을 잔존시킬 수 있다. 또한, 제 1 플러그(24)의 형성 부위의 근방에서 제 1 보호막(33)이 일괄적으로 제거되어 있기 때문에, 비어 홀(39a)의 형성시에 위치 어긋남에 의한 제 1 보호막(33)의 에칭을 우려할 필요 없이, 용이하고 확실하게 제 2 플러그(39)를 형성할 수 있다. 이 경우, 강유전체 커패시터 구조(30)가 제 1 보호막(33)으로 덮여 있기 때문에, 강유전체 커패시터 구조(30)의 특성 열화 억제로서 적어도 필요한 최소한의 역할을 한다. 또한 상술하는 상부의 제 2 보호막(35)과 협동하여, 제 1 및 제 2 보호막(33, 35) 전체로서 보면 특성 열화의 억제가 충분히 확보된다.
그러나, 이 경우, 제 1 보호막(33)의 패터닝시의 위치 맞춤 기준의 상황에 따라, 제 1 보호막(33)의 일단부와, 그 일단부에 인접하는 제 1 플러그(24)와의 이간 거리가 짧으면, 강유전체 커패시터 구조(30)를 완전히 덮고 또한 제 1 플러그(24)와 중복하지 않도록 제 1 보호막(33)을 에칭 가공하는 것이 곤란한 경우가 있다. 구체적으로는, 하부 전극(32)의 패터닝에는 상부 전극(31)을 위치 맞춤 기준으로 하고, 제 1 보호막(33)의 패터닝에는 제 1 플러그(24)를 위치 맞춤 기준으로 하기 때문에, 제 1 보호막(33)의 패터닝에서는 하부 전극(32)과 간접적으로 위치 맞춤이 이루어지는 것이다. 따라서, 제 1 보호막(33)의 단부가 하부 전극(32)으로부터 어긋나게 되어, 강유전체 커패시터 구조(30)를 완전히 덮을 수 없는 경우도 생각할 수 있다. 한편, 제 1 보호막(33)의 패터닝에서 상부 전극(31)을 위치 맞춤의 기준으로 하면, 제 1 보호막(33)의 단부가 제 1 플러그(24)와 중복하게 되어, 비어 홀(39a)의 형성시에 개구 불량이 생길 우려가 있다.
그렇지만, 상기와 같은 문제를 감안해도, 그다지 엄격한 위치 맞춤을 요구하 지 않는 상황이라면, 제 1 보호막(33)을 강유전체 커패시터 구조(30)를 완전히 덮고 또한 제 1 플러그(24)와 중복하지 않도록 형성하는 것이 가능하며, 상술한 제 1 보호막(33)의 패터닝은 상기와 같은 우수한 효과를 나타내는 유용한 방법이다.
다음에, 강유전체 커패시터 구조(30)의 형성 중 및 형성 후의 여러 공정에 의해 강유전체 커패시터 구조(30)가 받은 손상을 회복하기 위한 어닐링 처리를 행한다. 여기에서는, 처리 온도 650℃, 산소 분위기에서 60분간의 어닐링 처리를 실행한다.
계속해서, 도 10의 (c)에 나타낸 바와 같이, 도 3의 (a), (b) 및 도 4의 (a), (b)와 동일한 공정을 거쳐, 강유전체 메모리를 완성시킨다.
여기에서 특히, 제 1 플러그(24)와 접속되어 via-to-via 구조로 되는 제 2 플러그(39)를 형성함에 있어서, 비어 홀(39a)의 형성 부위에는 제 1 보호막(33)이 존재하지 않기 때문에, 비어 홀(39a)은 제 1 보호막(33)을 제외한 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 배향성 향상막(26), 및 산화 방지막(25)의 5층을 리소그래피 및 그것에 계속되는 건식 에칭에 의해 형성된다. 따라서, 비어 홀(39a)을 W로 충전하여 이루어지는 제 2 플러그(39)는 제 1 보호막(33)과 비접촉 상태로 형성된다.
이때, 제 1 및 제 2 플러그(24, 39)는, 양자가 전기적으로 접속된 via-to-via 구조로 된다. 이 via-to-via 구조에 의해, 비어 홀 형성의 에칭 마진이 넓어지고, 비어 홀의 애스펙트비가 완화된다. 더욱이, 제 2 플러그(39)의 비어 홀(39a)을 형성할 때에, 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 제 1 보호막(33), 배향성 향상막(26), 및 산화 방지막(25) 중 가장 에칭이 곤란한 제 1 보호막(33)이 에칭되지 않기 때문에, 비어 홀(39a)은 저부가 가늘어지는 일 없이 레지스트 패턴에 따른 기대되는 형상으로 형성되어, 제 2 플러그(39)의 제 1 플러그(24)와의 확실한 접속이 확보된다.
또한, 제 2 보호막(35)에는 제 1 보호막(33)과 같은 가공을 실시하지 않고, 제 2 보호막(35)이 제 2 층간절연막(34)상의 전면을 덮도록 형성된 상태에서 비어 홀(39a)을 형성하고, 이것을 충전하는 제 2 플러그(39)가 형성된다. 따라서, 제 2 보호막(35) 아래의 구성은, 제 2 보호막(35)과 플러그(37, 38) 및 제 2 플러그(39)에 의해 폐쇄된 상태로 되고, 그 후의 각 공정에서 발생하는 산소나 수소 등이 제 2 보호막(35)과 플러그(37, 38) 및 제 2 플러그(39)에 의해 차단되어 강유전체 커패시터 구조(30)를 포함하는 하층에의 악영향(강유전체 커패시터 구조(30)의 특성 열화를 포함)이 억제된다.
이상에서 설명한 바와 같이, 본 변형예에 의하면, 강유전체 커패시터 구조(30)가 제 1 보호막(33)으로 덮이고, 그 상부에 플러그(37, 38) 및 제 2 플러그(39)와 함께, 제 2 보호막(35) 아래의 구성을 폐쇄하는 제 2 보호막(35)이 형성되고 있어, 강유전체 커패시터 구조(30)의 특성 열화가 충분히 방지되고, 전기적 접속용 플러그(24, 39)의 접속을 충분히 확보하여, 콘택트 불량을 억제해서 수율을 향상시켜서, 신뢰성이 높은 강유전체 메모리를 실현할 수 있다. 더욱이, 비어 홀(39a)의 형성 부위로 되는 제 1 플러그(24)상에서는, 제 1 보호막(33)이 일괄적으로 제거되어 있기 때문에, 비어 홀(39a)의 형성시에 위치 어긋남에 의한 제 1 보호 막(33)의 에칭을 우려할 필요 없이, 용이하고 확실하게 via-to-via 구조를 형성할 수 있다.
(변형예2)
도 12는 변형예2의 특히 제 1 실시예와 상이한 주요 공정을 설명하기 위한 개략 단면도이다.
본 변형예에서는, 우선 제 1 실시예와 마찬가지로, 트랜지스터 구조(20)나 제 1 플러그(24), 강유전체 커패시터 구조(30), 제 1 보호막(33)의 성막 등을 거쳐, 도 2의 (c)에 대응하는 도 12의 (a)의 상태에 이른다.
이어서, 도 12의 (b)에 나타내는 바와 같이, 제 1 보호막(33)을 가공한다.
구체적으로는, 제 1 보호막(33)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공하고, 강유전체 커패시터 구조(30)만을 덮는 섬 형상으로 제 1 보호막(33)을 잔존시킨다. 이때, 제 1 보호막(33)은 가유전체 커패시터 구조(30)만을 말하자면 여유있게 덮는 사이즈로, 즉 제 1 플러그(24)의 상면과 중첩하는 정도의 사이즈로 형성된다. 이 경우, 제 1 보호막(33)은 상기 사이즈로 패터닝해도, 제 1 플러그(24)의 상면과 겹치지 않게 하기 위해, 제 1 플러그(24)에 인접하는 측의 단부에, 그 단부에 인접하는 제 1 플러그(24)의 둘레면의 일부를 둘러싸는 노치부(33b)를 갖는 형태로 된다. 예를 들면, 제 1 보호막(33)은 그 폭이 강유전체 커패시터 구조(30)의 하부 전극(32)의 폭보다 1.2㎛ 정도 큰 사이즈로 되고, 비어 홀(24a)의 직경보다 예를 들면 0.28㎛ 정도 큰 사이즈로 노치부(33b)가 형성되도록 패터닝된다.
강유전체 커패시터 구조(30)만을 덮는 섬 형상으로 패터닝된 제 1 보호막(33)의 모양을, 그 제 1 보호막(33)을 위쪽에서 본 평면도인 도 13에 나타낸다. 이 제 1 보호막(33)의 패터닝에는, 제 1 플러그(24)의 비어 홀(24a)에 정합한 부위에 그 비어 홀(24a)을 패터닝하기 위한 레티클 패턴 중, 제 1 보호막(33)의 단부에 인접하는 비어 홀(24a)에 대해서, 그 비어 홀(24a)보다 큰 소기의 직경의 레티클 패턴을 갖고, 또한 강유전체 커패시터 구조(30)의 하부 전극(32)에 정합한 부위에 그 하부 전극(32)을 패터닝하기 위한 레티클 패턴보다 큰 소기의 사이즈의 레티클 패턴을 갖는 레티클 마스크를 이용한다. 즉, 여기서 이용하는 레티클 마스크는 제 1 실시예에서의 도 5의 레티클 마스크와 변형예1에서의 도 11의 레티클 마스크를 조합시킨 것이 된다.
이 제 1 보호막(33)의 패터닝에 의해, 제 1 실시예에서의 제 1 보호막(33)의 패터닝, 및 변형예1에서의 제 1 보호막(33)의 패터닝에 대해서, 상기한 결점을 해소하고, 이들의 이점만을 채용할 수 있다.
즉, 상기 패터닝에 의해, 제 1 보호막(33)을 에칭하지 않을 때와 비교하여 비오 홀(39a)의 에칭 마진이 비약적으로 향상하고, 콘택트 저항을 낮게 억제하여, 후술하는 제 2 플러그(39)를 안정적으로 형성할 수 있다.
또한, 불필요한 로직 회로 부분에는 제 1 보호막을 남기지 않고, 강유전체 커패시터 구조(30)의 공정 열화를 억제하기 위해 필수적인 메모리 셀 부분에만 제 1 보호막(33)을 잔존시킬 수 있다. 더욱이, 제 1 플러그(24)의 근방에서 제 1 보호막이 일괄적으로 제거되어 있기 때문에, 비어 홀(39a)의 형성시에 위치 어긋남에 의한 제 1 보호막(33)의 에칭을 우려할 필요 없이, 용이하고 확실하게 플러그를 형성할 수 있다. 이 경우, 강유전체 커패시터 구조(30)가 제 1 보호막(33)으로 덮여 있기 때문에, 강유전체 커패시터 구조(30)의 특성 열화 억제로서 필요한 최소한의 역할을 한다. 더욱이 상부의 제 2 보호막(35)과 협동하여, 제 1 및 제 2 보호막(33, 35) 전체로서 보면 특성 열화의 억제가 충분히 확보된다.
다음에, 강유전체 커패시터 구조(30)의 형성 중 및 형성 후의 여러 공정에 의해 강유전체 커패시터 구조(30)가 받은 손상을 회복하기 위한 어닐링 처리를 행한다. 여기서는, 처리 온도 650℃, 산소 분위기에서 60분간 어닐링 처리를 실행한다.
이어서, 도 12의 (c)에 나타내는 바와 같이, 도 3의 (a), (b) 및 도 4의 (a), (b)와 동일한 공정을 거쳐, 강유전체 메모리를 완성시킨다.
여기서 특히, 제 1 플러그(24)와 접속되어 via-to-via 구조로 되는 제 2 플러그(39)를 형성함에 있어서, 비어 홀(39a)의 형성 부위에는 제 1 보호막(33)이 존재하지 않기 때문에, 비어 홀(39a)은 제 1 보호막(33)을 제외한 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 배햐성 향상막(26) 및 산화 방지막(25)의 5층을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 형성된다. 따라서, 비어 홀(39a)을 W로 충전하여 이루어지는 제 2 플러그(39)는 제 1 보호막(33)과 비접촉 상태로 형성된다.
이때, 제 1 및 제 2 플러그(24, 39)는 모두 전기적으로 접속된 via-to-via 구조로 된다. 이 via-to-via 구조에 의해, 비어 홀 형성의 에칭 마진이 넓어지고, 비어 홀의 애스팩트비가 완화된다. 또한, 제 2 플러그(39)의 비어 홀(39a)을 형성할 때에, 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 제 1 보호막(33), 배향성 향상막(26), 및 산화 방지막(25) 중, 에칭이 가장 곤란한 제 1 보호막(33)이 에칭되지 않기 때문에, 비어 홀(39a)은 저부가 가늘어지는 일 없이 레지스트 패턴에 따른 기대되는 형상으로 형성되며, 제 2 플러그(39)의 제 1 플러그(24)와의 확실한 접속이 확보된다.
또한, 제 2 보호막(35)에는 제 1 보호막(33)과 같은 가공을 실시하지 않고, 제 2 보호막(35)이 제 2 층간절연막(34)상의 전면을 덮도록 형성된 상태로 비어 홀(39a)을 형성하고, 이것을 충전하는 제 2 플러그(39)가 형성된다. 따라서, 제 2 보호막(35) 아래의 구성은 제 2 보호막(35)과 플러그(37, 38) 및 제 2 플러그(39)에 의해 폐쇄된 상태로 되고, 그 후의 각 공정에서 발생하는 산소나 수소 등이 제 2 보호막(35)과 플러그(37, 38) 및 제 2 플러그(39)에 의해 차단되어 강유전체 커패시터 구조(30)를 포함하는 하층에의 악영향(강유전체 커패시터 구조(30)의 특성 열화를 포함)이 억제된다.
이상 설명한 바와 같이, 본 변형예에 의하면, 강유전체 커패시터 구조(30)가 제 1 보호막(33)으로 덮이고, 그 상부에 플러그(37, 38) 및 제 2 플러그(39)와 함께, 제 2 보호막(35) 아래의 구성을 폐쇄하는 제 2 보호막(35)이 형성되게 되어, 강유전체 커패시터 구조(30)의 특성 열화가 충분히 방지되고, 전기적 접속용의 플러그(24, 39)의 접속을 충분히 확보하여, 콘택트 불량을 억제해서 수율을 향상시켜서, 신뢰성이 높은 강유전체 메모리를 실현할 수 있다. 더욱이, 비어 홀(39a)의 형성 부위로 되는 제 1 플러그(24)상에서는, 제 1 보호막(33)이 일괄적으로 제거되고, 단부에는 노치부(33b)가 형성되는 구성을 채용하기 때문에, 비어 홀(39a)의 형성시에 위치 어긋남에 의한 제 1 보호막(33)의 에칭을 우려할 필요가 없고, 또한 강유전체 커패시터 구조(30)를 충분히 덮도록 제 1 보호막(33)이 형성되어, 용이하고 확실하게 via-to-via 구조가 실현된다.
(제 2 실시예)
도 14∼도 17은 본 실시예가 해결하는 문제점에 대해서 설명하기 위한 도면이고, 도 18∼도 20은 본 실시예에 의한 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도이며, 도 22는 본 실시예의 주요 구성만을 나타내는 개략적인 단면도이다. 또한, 제 1 실시예에 의한 강유전체 메모리의 구성요소로 동일한 것에 대해서는, 동일한 부호를 표기한다.
강유전체 메모리를 제조함에 있어서는, via-to-via 구조를 형성할 경우, 하층의 제 1 플러그를 커패시터 구조의 형성 전에 형성하고, 그 후에 제 1 플러그의 산화 방지막을 성막한다. 다음에, 커패시터 구조의 하부 전극의 배향성 향상막을 성막한 후에, 커패시터 구조의 하부 전극층, 강유전체막, 커패시터 구조의 상부 전극층을 순차적으로 성막한다. 커패시터 구조를 형성하는 과정에서는, 산소 분위기의 어닐링 처리를 수차례 행한다.
도 14의 (a)의 SEM에 의한 사진에 나타낸 바와 같이, 반도체 칩의 형성 영역 내에 형성되는 제 1 플러그는 완전히 W로 매립되어 이루어지고, 이 제 1 플러그를 덮는 산화 방지막이 형성되어 있기 때문에, 제 1 플러그가 산화할 일은 없다. 이 에 대하여, 도 14의 (b)의 SEM에 의한 사진에 나타낸 바와 같이, 반도체 칩의 형성 영역 외에 형성되는 패터닝용의 위치 맞춤 마크는, 제 1 플러그의 비어 홀의 직경보다 큰 수 ㎛ 정도의 사이즈이기 때문에, 완전하게는 W로 충전되어 있지 않다.
도 15의 (a)에 나타낸 바와 같이, 보통, 제 1 플러그(24)를 형성할 경우, 비어 홀(24a)을 매립하는 W 막(51)의 막 두께는, 비어 홀(24a)이 글루 막(23)을 통해서 완전하게 메워지는 막 두께 만큼을 성막한다. 이에 대하여, 도 15의 (b)에 나타낸 바와 같이, 위치 맞춤 마크(52)의 홀(50)이 글루 막(23)을 통해서 W 막(51)으로 완전히는 메워져 있지 않은 상태에서, 제 1 플러그(24)의 산화 방지막(25)을 성막하면, W 막(51)의 표면(51a)에 요철이 생기고, 이 요철에 의해 비어 홀(24a)의 측벽 부분에서의 산화 방지막의 커버리지(coverage)가 나빠진다. 이 모양을 도 16의 SEM에 의한 사진에 나타낸다. 이 커버리지의 악화에 의해, 도 17의 (a), (b)의 SEM에 의한 사진에 나타낸 바와 같이, 커패시터 형성시의 산소 분위기에 기인해서 위치 맞춤 마크에 매립된 W가 산화되어버린다. 위치 맞춤 마크가 산화되면, 그 이후의 공정에서의 정확한 위치 맞춤이 곤란해진다. 또한 심각하게는, 산화한 W가 비어 홀로부터 박리하여, 다음 공정 이후의 각 처리를 할 수 없게 되는 경우가 있다.
본 발명자는 via-to-via 구조에서의 하층의 제 1 플러그를 형성함에 있어서, 반도체 칩의 형성 영역 외에 상기 제 1 플러그와 동일층에서 형성되는 위치 맞춤 마크에서의 제 1 플러그의 도전 재료(주로 W)의 산화를 억제하기 위해, 이하의 2가지 기술 사상을 착상했다.
제 1 방법으로서, 도 18의 (a)에 나타낸 바와 같이, 제 1 플러그(24)를 형성함에 있어서, 비어 홀(24a)의 깊이에 상당하는 값 이상의 막 두께로 W 막(51)을 퇴적하여, 비어 홀(24a)을 매립한다. 도 18의 (b)에 나타낸 바와 같이, 비어 홀(24a)과 홀(50)과는 대략 동일한 깊이로 형성되어 있으며, 그 깊이 이상의 막 두께의 W 막(51)이면, 홀(50)의 직경(예를 들면 2㎛ 정도)이 비어 홀(24a)의 직경(예를 들면 0.3㎛ 정도)에 비해 커도, 홀(50)이 W 막(51)으로 충분히 매립되게 된다. 따라서, 그 후의 산화 방지막의 형성에 의해, 제 1 플러그(24)와 함께 위치 맞춤 마크(53)의 W 막(51)의 산화가 억제된다.
제 2 방법으로서, 도 19의 (a)에 나타낸 바와 같이, 제 1 플러그(24)를 형성함에 있어서, W 막(51)의 성막 온도를 400℃∼500℃ 범위 내의 소정 온도로 설정하고, W 막(51)에 의해 비어 홀(24a)을 매립한다. 이때, 도 19의 (b)에 나타낸 바와 같이, 400℃ 이상의 성막 온도에서 퇴적함으로써, W 막(51)의 표면이 매끄러워지고, 그 후에 형성하는 산화 방지막의 커버리지가 향상한다. 따라서, 그 후의 산화 방지막의 형성에 의해, 제 1 플러그(24)와 함께 위치 맞춤 마크(53)의 W 막(51)의 산화가 억제된다. 여기에서, W 막(51)의 성막 온도를 400℃보다 저온으로 하면, W 막(51)을 그 표면이 충분히 매끄러워지도록 형성할 수 없고, W 막의 성막 온도를 500℃보다 고온으로 설정하는 것은 현실성이 떨어진다.
또한, 특허문헌 2에는, 집적 회로의 동일층에 형성시키는 복수의 배선이 개시되고 있고, 그 배선의 폭이 최소의 것과 최대의 것의 비가 4배∼17배이며, 또한 각각의 높이가 폭의 0.6배∼1.6배이고, 배선이 동 또는 동합금을 포함하며, 확산 방지막으로 피복되어 있는 것이 기재되어 있다. 본 발명에서는, 제 1 플러그(24)의 높이가 폭의 1.6배 이상이며, 또한 특허문헌 1에서는 확산 방지막에 의해 배선(본 발명에서는 제 1 플러그(24))이 피복되어 있는 구조는 개시되어 있지 않고, 양자는 별개의 발명이다.
이하, 본 발명을 적용한 구체적인 실시예로서, 강유전체 메모리의 구성을 제조 방법과 함께 설명한다.
도 20∼도 22는 본 실시예의 강유전체 메모리의 제조 방법을 공정순으로 나타내는 개략 단면도이다.
우선, 도 20의 (a)에 나타낸 바와 같이, 실리콘 반도체 기판(10)상에 선택 트랜지스터로서 기능하는 MOS 트랜지스터(20)를 형성한다.
구체적으로는, 실리콘 반도체 기판(10)의 표층에 예를 들면 STI(Shallow Trench Isolation) 법에 의해 소자 분리 구조(11)를 형성하고, 소자 활성 영역을 확정한다.
다음에, 소자 활성 영역에 불순물, 여기에서는 B를 예를 들면 도스량 3.0×1013/㎠, 가속 에너지 300keV의 조건에서 이온 주입하여, 웰(12)을 형성한다.
다음에, 소자 활성 영역에 열 산화 등에 의해 막 두께 3.0nm 정도의 얇은 게이트 절연막(13)을 형성하고, 게이트 절연막(13)상에 CVD 법에 의해 막 두께 180nm 정도의 다결정 실리콘막 및 막 두께 29nm 정도의 예를 들면 실리콘 질화막을 퇴적하여, 실리콘 질화막, 다결정 실리콘막, 및 게이트 절연막(13)을 리소그래피 및 그 것에 이어지는 건식 에칭에 의해 전극 형상으로 가공함으로써, 게이트 절연막(13)상에 게이트 전극(14)을 패턴 형성한다. 이때와 동시에, 게이트 전극(14)상에는 실리콘 질화막으로 이루어지는 캡 막(15)이 패턴 형성된다.
다음에, 캡 막(15)을 마스크로 하여 소자 활성 영역에 불순물, 여기에서는 As를 예를 들면 도스량 5.0×1014/㎠, 가속 에너지 10keV의 조건에서 이온 주입하여, 소위 LDD 영역(16)을 형성한다.
다음에, 전면에 예를 들면 실리콘 산화막을 CVD 법에 의해 퇴적하고, 이 실리콘 산화막을 소위 에치백함으로써, 게이트 전극(14) 및 캡 막(15)의 측면에만 실리콘 산화막을 남겨서 측벽 절연막(17)을 형성한다.
다음에, 캡 막(15) 및 측벽 절연막(17)을 마스크로 하여 소자 활성 영역에 불순물, 여기에서는 P를 LDD 영역(16)보다 불순물 농도가 높아지는 조건, 예를 들면 도스량 5.0×1014/㎠, 가속 에너지 13keV의 조건에서 이온 주입하여, LDD 영역(16)과 중첩되는 소스/드레인 영역(18)을 형성해서, MOS 트랜지스터(20)를 완성시킨다.
계속해서, 도 20의 (b)에 나타낸 바와 같이, MOS 트랜지스터(20)의 보호막(21) 및 제 1 층간절연막(22)을 형성한다.
구체적으로는, MOS 트랜지스터(20)를 덮도록, 보호막(21) 및 제 1 층간절연막(22)을 순차적으로 퇴적한다. 여기에서, 보호막(21)으로서는, 예를 들면 실리콘 산화막을 재료로 하여 CVD 법에 의해 막 두께 20nm 정도로 퇴적한다. 제 1 층간절 연막(22)으로서는, 예를 들면 플라즈마 SiO 막(막 두께 20nm 정도), 플라즈마 SiN 막(막 두께 80nm 정도) 및 플라즈마 TEOS 막(막 두께 1000nm 정도)을 순차적으로 성막한 적층 구조를 형성하고, 적층 후, CMP에 의해 막 두께가 700nm 정도로 될 때 까지 연마한다.
계속해서, 도 20의 (c)에 나타낸 바와 같이, 소스/드레인 영역(18)과 접속되는 제 1 플러그(24)를 형성한다.
구체적으로는, 소스/드레인 영역(18)의 표면의 일부가 노출될 때까지, 제 1 층간절연막(22) 및 보호막(21)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공해서, 예를 들면 직경이 약 0.25㎛, 깊이가 0.7㎛ 정도인 비어 홀(24a)을 형성한다. 이때, 반도체 칩의 형성 영역 외에는 홀의 직경이 큰, 예를 들면 작아도 2㎛ 정도, 최대로 10㎛ 정도이고 깊이가 0.7㎛ 정도인 위치 맞춤 마크가 비어 홀(24a)과 동일층으로 동시에 형성된다. 또한, 주변 회로부 등에 0.25㎛ 이상(물론, 10㎛ 이하)이고 깊이가 0.7㎛ 정도인 비어 홀을 동시 형성하도록 해도 좋다.
다음에, 이 비어 홀(24a)의 벽면을 덮도록, 스퍼터링법에 의해 예를 들면 Ti 막(막 두께 30nm 정도) 및 TiN 막(막 두께 20nm 정도)을 퇴적해서, 하지막(글루 막)(23)을 형성한 후, CVD 법에 의해 글루 막(23)을 통해 비어 홀(24a)을 매립하도록 예를 들면 W 막을 비어 홀(24a)의 깊이 이상, 여기에서는 800nm 정도의 막 두께로 형성한다. 그리고, CMP에 의해 제 1 층간절연막(22)을 스토퍼로 하여 W 막 및 글루 막(23)을 연마하고, 비어 홀(24a) 내를 글루 막(23)을 통해서 W로 매립하는 제 1 플러그(24)를 형성한다. 이때, 반도체 칩의 형성 영역 외에는 홀 내가 W 막으로 충분히 매립되어 이루어지는 위치 맞춤 마크가 형성된다.
계속해서, 도 20의 (d)에 나타낸 바와 같이, 제 1 플러그(24)의 산화 방지막(25) 및 하부 전극의 배향성 향상막(26)을 형성한다.
구체적으로는, 강유전체 커패시터 구조를 형성할 때의 산소 분위기 중에서의 열 어닐링에 의해, 제 1 플러그(24)가 산화하는 것을 방지하기 위해서, 산화 방지막(25)을 성막한다. 산화 방지막(25)으로서는, 예를 들면 SiON(막 두께 130nm 정도), 플라즈마 TEOS(막 두께 130nm 정도)의 적층 구조로 한다. 이 산화 방지막(25)의 형성에 의해, 제 1 플러그(24)와 함께 위치 맞춤 마크(및 주변 회로부 등의 비어 홀)의 W 막의 산화가 억제된다. 또한, 배향성 향상막(26)으로서는, 예를 들면 실리콘 산화막으로 한다.
계속해서, 도 20의 (e)에 나타낸 바와 같이, 하부 전극층(27), 강유전체막(28) 및 상부 전극층(29)을 순차적으로 형성한다.
구체적으로는, 우선 스퍼터링법에 의해 예를 들면 막 두께가 20nm 정도인 Ti 막 및 막 두께가 150nm 정도인 Pt 막을 순차적으로 퇴적시켜, Ti 막 및 Pt 막의 적층 구조에 하부 전극층(27)을 형성한다. 다음에, RF 스퍼터링법에 의해, 하부 전극층(27)상에 강유전체인 예를 들면 PZT로 이루어지는 강유전체막(28)을 막 두께 200nm 정도로 퇴적한다. 그리고, 강유전체막(28)에 RTA 처리를 실시해서 상기 강유전체막(28)을 결정화한다. 다음에, 반응성 스퍼터링법에 의해, 강유전체막(28)상에 예를 들면 도전성 산화물인 IrO2를 재료로 하는 상부 전극층(29)을 막 두께 200nm 정도로 퇴적한다. 또한, 상부 전극층(29)의 재료로서, IrO2의 대신에 Ir, Ru, RuO2, SrRuO3, 그 밖의 도전성 산화물이나 이들의 적층 구조로 해도 좋다.
계속해서, 도 21의 (a)에 나타낸 바와 같이, 상부 전극(31)을 패턴 형성한다.
구체적으로는, 상부 전극층(29)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 복수의 전극 형상으로 가공하고, 복수의 상부 전극(31)을 패턴 형성한다.
계속해서, 도 21의 (b)에 나타낸 바와 같이, 강유전체막(28) 및 하부 전극층(27)을 가공해서 강유전체 커패시터 구조(30)를 형성한다.
구체적으로는, 우선 강유전체막(28)을 상부 전극(31)에 정합시켜 상부 전극(31)보다 약간 큰 사이즈로 되도록, 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공한다.
다음에, 하부 전극층(27)을, 가공된 강유전체막(28)에 정합시켜서 강유전체막(28)보다 약간 큰 사이즈로 되도록, 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공하고, 하부 전극(32)을 패턴 형성한다. 이에 따라 하부 전극(32)상에 강유전체막(28), 상부 전극(31)이 순차적으로 적층되어, 강유전체막(28)을 통해서 하부 전극(32)과 상부 전극(31)이 용량결합하는 강유전체 커패시터 구조(30)를 완성시킨다.
계속해서, 도 21의 (c)에 나타낸 바와 같이, 제 1 보호막(33), 제 2 층간절연막(34), 제 2 보호막(35) 및 산화막(36)을 형성한다.
구체적으로는, 강유전체 커패시터 구조(30)를 덮도록, 제 1 보호막(33), 제 2 층간절연막(34), 제 2 보호막(35) 및 산화막(36)을 순차적으로 적층형성한다. 여기에서, 제 1 보호막(33)은 강유전체 커패시터 구조(30)를 형성한 후의 다층 공정에 의해 그 강유전체 커패시터(30)가 받는 손상을 억제하기 위한 것으로, 예를 들면 알루미나를 재료로 하여 스퍼터링법에 의해 막 두께 20nm 정도로 형성한다. 제 1 보호막(33)의 형성 후에, 강유전체 커패시터 구조(30)의 형성 중 및 형성 후의 여러 공정에 의해 강유전체 커패시터 구조(30)가 받은 손상을 회복하기 위한 어닐링 처리를 행한다. 여기에서는, 처리 온도 650℃, 산소 분위기에서 60분간의 어닐링 처리를 실행한다. 제 2 층간절연막(34)으로서는, 예를 들면 플라즈마 TEOS 막을 막 두께 1400nm 정도로 퇴적한 후, CMP에 의해 막 두께가 1000nm 정도로 될 때까지 연마한다. CMP 후에, 제 2 층간절연막(34)의 탈수를 목적으로 하여, 예를 들면 N2O의 플라즈마 어닐링 처리를 실시한다. 제 2 보호막(35)은, 후의 다층 공정에 의해 강유전체 커패시터(30)가 받는 손상을 억제하기 위한 것으로, 예를 들면 알루미나를 재료로 하여 스퍼터링법에 의해 막 두께 50nm 정도로 형성한다. 산화막(36)으로서는, 예를 들면 플라즈마 TEOS 막을 막 두께 300nm 정도로 퇴적한다.
계속해서, 도 21의 (d)에 나타낸 바와 같이, 강유전체 커패시터 구조(30)의 플러그(37, 38) 및 제 1 플러그(24)와 접속되는 제 2 플러그(39)를 형성한다.
우선, 강유전체 커패시터 구조(30)에의 비어 홀(37a, 38a)을 형성한다.
구체적으로는, 리소그래피 및 그것에 이어지는 건식 에칭으로서, 상부 전극 (31)의 표면의 일부가 노출될 때까지 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 제 1 보호막(33)에 실시하는 가공, 및 하부 전극(32)의 표면의 일부가 노출될 때까지 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 제 1 보호막(33)에 실시하는 가공을, 동시에 실행하고, 각각의 부위에 예를 들면 약 0.5㎛ 직경의 비어 홀(37a, 38a)을 동시 형성한다. 이들 비어 홀(37a, 38a)의 형성시에는, 상부 전극(31) 및 하부 전극(32)이 각각 에칭 스토퍼로 된다.
다음에, 강유전체 커패시터 구조(30)의 형성 후의 여러 공정에 의해 강유전체 커패시터 구조(30)가 받은 손상을 회복하기 위한 어닐링 처리를 행한다. 여기에서는, 처리 온도 500℃, 산소 분위기에서 60분간의 어닐링 처리를 실행한다.
다음에, 제 1 플러그(24)에의 비어 홀(39a)을 형성한다.
구체적으로는, 제 1 플러그(24)를 에칭 스토퍼로서, 그 제 1 플러그(24)의 표면의 일부가 노출될 때까지 산화막(36), 제 2 보호막(35), 제 2 층간절연막(34), 제 1 보호막(33), 배향성 향상막(26),및 산화 방지막(25)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공하고, 예를 들면 약 0.3㎛ 직경의 비어 홀(39a)을 형성한다.
다음에, 플러그(37, 38) 및 제 2 플러그(39)를 형성한다.
우선, 일반적인 산화막의 에칭 환산으로 수십 nm, 여기에서는 10nm 정도에 상당하는 RF 전처리를 행한 후, 비어 홀(37a, 38a, 39a)의 각 벽면을 덮도록, 스퍼터링법에 의해 예를 들면 TiN 막을 막 두께 75nm 정도로 퇴적하여, 하지막(글루 막)(41)을 형성한다. 그리고, CVD 법에 의해 글루 막(41)을 통해서 비어 홀(37a, 38a, 39a)을 매립하도록 예를 들면 W 막을 형성한다. 그 후에, CMP에 의해 산화막(36)을 스토퍼로 하여 W 막 및 글루 막(41)을 연마하고, 비어 홀(37a, 38a, 39a) 내를 글루 막(41)을 통해서 W로 매립하는 플러그(37, 38) 및 제 2 플러그(39)을 형성한다. 여기에서, 제 1 및 제 2 플러그(24, 39)는, 양자가 전기적으로 접속되어 이루어지는, 소위 via-to-via 구조로 된다. 이 via-to-via 구조에 의해, 비어 홀 형성의 에칭 마진이 넓어지고, 비어 홀의 애스펙트비가 완화된다.
계속해서, 도 22의 (a)에 나타낸 바와 같이, 플러그(37, 38), 제 2 플러그(39)와 각각 접속되는 배선(45)을 형성한다.
구체적으로는, 우선, 전면에 스퍼터링법 등에 의해 배리어 메탈막(42), 배선막(43) 및 배리어 메탈막(44)을 퇴적한다. 배리어 메탈막(42)으로서는, 스퍼터링법에 의해 예를 들면 Ti 막(막 두께 60nm 정도) 및 TiN 막(막 두께 30nm 정도)을 순차적으로 성막한다. 배선막(43)으로서는, 예를 들면 Al 합금막(여기에서는 Al-Cu 막)을 막 두께 360nm 정도로 성막한다. 배리어 메탈막(44)으로서는, 스퍼터링법에 의해 예를 들면 Ti 막(막 두께 5nm 정도) 및 TiN 막(막 두께 70nm 정도)을 순차적으로 성막한다. 여기에서, 배선막(43)의 구조는, 동일 룰의 FeRAM 이외의 로직부와 같은 구조로 되어 있기 때문에, 배선의 가공이나 신뢰성상의 문제는 없다.
다음에, 반사 방지막으로서 예를 들면 SiON 막(도시 생략)을 성막한 후, 리소그래피 및 그것에 이어지는 건식 에칭에 의해 반사 방지막, 배리어 메탈막(44), 배선막(43) 및 배리어 메탈막(42)을 배선 형상으로 가공하고, 배선(45)을 패턴 형성한다. 또한, 배선막(43)으로서 Al 합금막을 형성하는 대신에, 소위 다마신 법 등을 이용해서 Cu 막(또는 Cu 합금막)을 형성하고, 배선(45)으로서 Cu 배선을 형성해도 좋다.
계속해서, 도 22의 (b)에 나타낸 바와 같이, 제 3 층간절연막(46) 및 제 3 플러그(47), 또한 그 상층의 배선 등의 형성을 거쳐, FeRAM을 완성시킨다.
구체적으로는, 우선, 배선(45)을 덮도록 제 3 층간절연막(46)을 형성한다. 제 3 층간절연막(46)으로서는, 실리콘 산화막을 막 두께 700nm 정도로 성막하고, 플라즈마 TEOS을 형성해서 막 두께를 전체적으로 1100nm 정도로 한 후에, CMP에 의해 표면을 연마하여, 막 두께를 750nm 정도로 형성한다.
다음에, 배선(45)과 접속되는 플러그(47)를 형성한다.
배선(45)의 표면의 일부가 노출될 때까지, 제 3 층간절연막(46)을 리소그래피 및 그것에 이어지는 건식 에칭에 의해 가공하고, 예를 들면 약 0.25㎛ 직경의 비어 홀(47a)을 형성한다. 다음에, 이 비어 홀(47a)의 벽면을 덮도록 하지막(글루 막)(48)을 형성한 후, CVD 법에 의해 글루 막(48)을 통해서 비어 홀(47a)을 매립하도록 W 막을 형성한다. 그리고, 제 3 층간절연막(46)을 스토퍼로 하여 예를 들면 W 막 및 글루 막(48)을 연마하고, 비어 홀(47a) 내를 글루 막(48)을 통해서 W로 매립하는 플러그(47)를 형성한다.
그런 후, 상층의 배선, 층간절연막 및 플러그를 형성하는 공정을 반복하고, 배선(45)을 포함하여 예를 들면 5층의 배선 구조(도시 생략)를 형성한다. 그 후, 제 1 커버막 및 제 2 커버막(도시 생략)을 성막한다. 이 예에서는, 제 1 커버막으로서는, 예를 들면 HDP-USG 막을 막 두께 720nm 정도로, 제 2 커버막으로서는, 예 를 들면 실리콘 질화막을 막 두께 500nm 정도로 각각 퇴적한다. 또한, 5층의 배선 구조에 패드의 인출을 위한 콘택트를 형성한 후에, 예를 들면 폴리이미드 막(도시 생략)을 성막하고, 패터닝함으로써, 본 실시예의 FeRAM을 완성시킨다.
이상에서 설명한 바와 같이, 본 실시예에 의하면, 제 1 플러그(24)와 함께 위치 맞춤 마크를 매립하는, 산화하기 쉬운 금속인 W의 산화를 억제하고, 신뢰성이 높은 반도체 장치(여기에서는 강유전체 메모리)를 얻을 수 있다.
(변형예)
여기에서, 제 2 실시예의 변형예에 관하여 설명한다. 본 변형예에서는, 제 2 실시예와 마찬가지로 강유전체 메모리의 구성 및 제조 방법을 개시하지만, 제 1 플러그(24)의 형성 공정이 약간 다른 점에서 제 2 실시예와 상이하다.
본 변형예에서는, 도 20의 (a), (b)의 공정을 거친 후, 도 20의 (c)에 있어서, CVD 법에 의해 글루 막(23)을 통해 400℃∼500℃ 범위 내의 소정 온도, 여기에서는 400℃의 성막 온도에서, 비어 홀(24a)을 매립하도록 예를 들면 W 막을 300nm 정도의 막 두께로 형성한다. 이러한 고온에서 W 막을 성막함으로써, 비어 홀(24a)이 W 막으로 매립되는 동시에, 위치 맞춤 마크의 홀의 측벽에, 표면이 매끄러워지도록 W 막이 퇴적된다. 그리고, CMP에 의해 제 1 층간절연막(22)을 스토퍼로 하여 W 막 및 글루 막(23)을 연마하고, 비어 홀(24a) 내를 글루 막(23)을 통해서 W로 매립하는 제 1 플러그(24)를 형성한다. 이때, 반도체 칩의 형성 영역 외에는 홀 내가 W 막으로 충분히 매립되어 이루어지는 위치 맞춤 마크가 형성된다.
그리고, 도 20의 (d)와 같이 제 1 플러그(24)의 산화 방지막(25) 및 하부 전 극의 배향성 향상막(26)을 성막한다. 산화 방지막(25)으로서는, 예를 들면 SiON(막 두께 130nm 정도), 플라즈마 TEOS(막 두께 130nm 정도)의 적층 구조로 한다. 이 산화 방지막(25)의 형성에 의해, 제 1 플러그(24)와 함께 위치 맞춤 마크(및 주변 회로부 등의 비어 홀)의 W 막의 산화가 억제된다.
그런 후, 도 20의 (e), 도 21의 (a)∼(d), 도 22의 (a), (b)를 거쳐, 본 변형예의 FeRAM을 완성시킨다.
이상에서 설명한 바와 같이, 본 변형예에 의하면, 제 1 플러그(24)와 함께 위치 맞춤 마크를 매립하는, 산화하기 쉬운 금속인 W의 산화를 억제하여, 신뢰성이 높은 반도체 장치(여기에서는 강유전체 메모리)를 얻을 수 있다.
또한, 본 발명은 상기한 제 1 및 제 2 실시예, 변형예에 한정되는 것이 아니다. 예를 들면, 제 1 및 제 2 실시예(또는 여러 변형예)를 조합시킨 구성, 즉 제 1 실시예 또는 그 변형예와 같이 제 1 보호막(33)을 가공하는 동시에, 또한 제 2 실시예 또는 그 변형예와 같이 제 1 플러그(24)를 형성할 때의 W 막의 막 두께나 성막 온도를 조절하도록 하여, 제 1 및 제 2 실시예(또는 여러 변형예)의 각 효과를 함께 제공하도록 구성하는 것도 가능하다.
이하, 본 발명의 여러 양태를 부기로서 한꺼번에 기재한다.
(부기1)
반도체 기판과,
상기 반도체 기판상에 형성된 적어도 제 1 층간절연막을 포함하는 제 1 절연막과,
상기 제 1 절연막에 형성된 제 1 접속 구멍을 도전 재료로 충전하는 제 1 플러그와,
하부 전극과 상부 전극에 의해 유전체막을 협지하여 이루어지는 커패시터 구조와,
상기 커패시터 구조를 덮도록 형성되어 있으며, 상기 커패시터 구조의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 제 2 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 제 2 절연막과,
상기 제 1 플러그의 적어도 일부를 노출시키도록 상기 제 2 절연막에 형성된 제 2 접속 구멍을 도전 재료로 충전하는 제 2 플러그를 포함하고,
상기 제 1 보호막은 상기 제 1 보호막의 적어도 상기 제 2 접속 구멍에 상당하는 부위가 제거되어 상기 제 2 플러그와 비접촉 상태로 되어 있으며, 적어도 상기 커패시터 구조를 덮도록 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
(부기2)
상기 제 1 보호막은 상기 제 1 보호막의 상기 제 2 접속 구멍에 상당하는 부위만이 상기 제 2 접속 구멍의 직경보다 큰 직경으로 되도록 제거되어 이루어지는 것을 특징으로 하는 부기1에 기재된 반도체 장치.
(부기3)
상기 제 1 보호막은 상기 커패시터 구조만을 덮는 섬 형상으로 형성되어 이루어지는 것을 특징으로 하는 부기1에 기재된 반도체 장치.
(부기4)
상기 제 1 보호막은 상기 커패시터 구조만을 덮는 섬 형상으로 형성되는 동시에, 그 상기 제 1 플러그와 인접하는 측의 단부에, 그 단부에 인접하는 상기 제 1 플러그의 주면의 일부를 둘러싸도록 노치가 형성되어 이루어지는 것을 특징으로 하는 부기1에 기재된 반도체 장치.
(부기5)
상기 커패시터 구조의 아래쪽에 상기 커패시터 구조의 하층 보호막이 형성 되어 있는 것을 특징으로 하는 부기1 내지 부기4 중 어느 한 항에 기재된 반도체 장치.
(부기6)
상기 제 2 보호막은 상기 제 2 플러그와 접촉 상태로 되도록 형성되어 있는 것을 특징으로 하는 부기1 내지 부기5 중 어느 한 항에 기재된 반도체 장치.
(부기7)
상기 제 1 보호막 및 상기 제 2 보호막은 알루미나를 포함하는 재료로 이루어지는 것을 특징으로 하는 부기1 내지 부기6 중 어느 한 항에 기재된 반도체 장치.
(부기8)
반도체 기판과,
상기 반도체 기판의 위쪽에 패턴 형성된 구조체와,
상기 구조체를 덮도록 형성되어 있으며, 상기 구조물의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 층간절연막을 통해 적층되어 이루어지는 적 층 구조를 적어도 포함하는 절연막과,
상기 절연막에 형성된 접속 구멍을 도전 재료로 충전하는 플러그를 포함하고,
상기 제 1 보호막은 상기 제 1 보호막의 적어도 상기 접속 구멍에 상당하는 부위가 제거되어 상기 플러그와 비접촉 상태로 되어 있으며, 적어도 상기 구조체를 덮도록 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
(부기9)
상기 제 1 보호막은 상기 제 1 보호막의 상기 접속 구멍에 상당하는 부위만이 상기 접속 구멍의 직경보다 큰 직경으로 되도록 제거되어 이루어지는 것을 특징으로 하는 부기8에 기재된 반도체 장치.
(부기10)
상기 제 1 보호막은 상기 구조체만을 덮는 섬 형상으로 형성되어 이루어지는 것을 특징으로 하는 부기8에 기재된 반도체 장치.
(부기11)
상기 제 1 보호막은 상기 구조체만을 덮는 섬 형상으로 형성되는 동시에, 그 상기 플러그와 인접하는 측의 단부에, 그 단부에 인접하는 상기 플러그의 둘레면의 일부를 둘러싸도록 노치가 형성되어 이루어지는 것을 특징으로 하는 부기8에 기재된 반도체 장치.
(부기12)
상기 제 2 보호막은 상기 제 2 플러그와 접촉 상태로 되도록 형성되어 있는 것을 특징으로 하는 부기9 내지 부기11 중 어느 한 항에 기재된 반도체 장치.
(부기13)
상기 제 1 보호막 및 상기 제 2 보호막은 알루미나를 포함하는 재료로 이루어지는 것을 특징으로 하는 부기8 내지 부기12 중 어느 한 항에 기재된 반도체 장치.
(부기14)
상기 플러그의 하층에 그 플러그와 전기적으로 접속되어 이루어지는 다른 플러그가 형성되어 있는 것을 특징으로 하는 부기8 내지 부기13 중 어느 한 항에 기재된 반도체 장치.
(부기15)
반도체 기판상에 적어도 제 1 층간절연막을 포함하는 제 1 절연막을 형성하는 공정과,
상기 제 1 절연막에 제 1 접속 구멍을 형성하고, 상기 제 1 접속 구멍을 도전 재료로 충전하도록 제 1 플러그를 형성하는 공정과,
하부 전극과 상부 전극에 의해 유전체막을 협지하여 이루어지는 커패시터 구조를 형성하는 공정과,
상기 커패시터 구조를 덮도록, 상기 커패시터 구조의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 제 2 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 제 2 절연막을 형성하는 공정과,
상기 제 2 절연막에 상기 제 1 플러그의 적어도 일부를 노출시키는 제 2 접 속 구멍을 형성하고, 상기 제 2 접속 구멍을 도전 재료로 충전하도록 제 2 플러그를 형성하는 공정을 포함하고,
상기 제 1 보호막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 보호막을 가공하여, 상기 제 1 보호막의 적어도 상기 제 2 접속 구멍에 상당하는 부위를 제거하고, 적어도 상기 커패시터 구조를 덮도록 상기 제 1 보호막을 잔존시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기16)
상기 제 1 보호막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 보호막을 가공하여, 상기 제 1 보호막의 상기 제 2 접속 구멍에 상당하는 부위만을, 상기 제 2 접속 구멍의 직경보다 큰 직경으로 되도록 제거하는 것을 특징으로 하는 부기15에 기재된 반도체 장치의 제조 방법.
(부기17)
상기 제 1 보호막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 보호막이 상기 커패시터 구조만을 덮는 섬 형상으로 되어 잔존하도록, 상기 제 1 보호막을 가공하는 것을 특징으로 하는 부기15에 기재된 반도체 장치의 제조 방법.
(부기18)
상기 제 1 보호막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 보호막이 상기 커패시터 구조만을 덮는 섬 형상으로 되어 잔존하는 동시에, 상기 제 1 플러그와 인접하는 측의 단부에, 그 단부에 인접하는 상기 제 1 플 러그의 둘레면의 일부를 둘러싸는 노치를 갖는 형상으로, 상기 제 1 보호막을 가공하는 것을 특징으로 하는 부기15에 기재된 반도체 장치의 제조 방법.
(부기19)
상기 커패시터 구조를 형성하기 전에, 그 커패시터 구조의 하층 보호막을 형성하는 것을 특징으로 하는 부기15 내지 부기18 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기20)
상기 제 1 보호막에 실시하는 상기 가공을, 상기 제 2 보호막에는 실시하지 않고, 상기 제 1 보호막에만 실시하는 것을 특징으로 하는 부기15 내지 부기19 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기21)
상기 제 1 보호막 및 상기 제 2 보호막을 알루미나를 포함하는 재료로 형성하는 것을 특징으로 하는 부기15 내지 부기20 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기22)
반도체 기판의 위쪽에 구조체를 패턴 형성하는 공정과,
상기 구조체를 덮도록, 상기 구조물의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 절연막을 형성하는 공정과,
상기 절연막에 접속 구멍을 형성하고, 상기 접속 구멍을 도전 재료로 충전하 도록 플러그를 형성하는 공정을 포함하고,
상기 제 1 보호막을 형성한 후, 상기 층간절연막을 형성하기 전에, 상기 제 1 보호막을 가공하여, 상기 제 1 보호막의 적어도 상기 접속 구멍에 상당하는 부위를 제거하고, 적어도 상기 구조체를 덮도록 상기 제 1 보호막을 잔존시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기23)
상기 제 1 보호막을 형성한 후, 상기 층간절연막을 형성하기 전에, 상기 제 1 보호막을 가공하여, 상기 제 1 보호막의 상기 접속 구멍에 상당하는 부위만을, 상기 접속 구멍의 직경보다 큰 직경으로 되도록 제거하는 것을 특징으로 하는 부기22에 기재된 반도체 장치의 제조 방법.
(부기24)
상기 제 1 보호막을 형성한 후, 상기 층간절연막을 형성하기 전에, 상기 제 1 보호막이 상기 구조체만을 덮는 섬 형상으로 되어 잔존하도록, 상기 제 1 보호막을 가공하는 것을 특징으로 하는 부기22에 기재된 반도체 장치의 제조 방법.
(부기25)
상기 제 1 보호막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 보호막이 상기 커패시터 구조만을 덮는 섬 형상으로 되어 잔존하는 동시에, 상기 제 1 플러그와 인접하는 측의 단부에, 그 단부에 인접하는 상기 제 1 플러그의 둘레면의 일부를 둘러싸는 노치를 갖는 형상으로, 상기 제 1 보호막을 가공하는 것을 특징으로 하는 부기22에 기재된 반도체 장치의 제조 방법.
(부기26)
상기 구조체를 패턴 형성하기 전에, 상기 반도체 기판상에 다른 절연막을 형성하고, 상기 다른 절연막에 다른 플러그를 형성하는 공정을 더 포함하고,
상기 플러그를 상기 다른 플러그와 전기적으로 접속하도록 형성하는 것을 특징으로 하는 부기22 내지 부기25 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기27)
상기 제 1 보호막에 실시하는 상기 가공을, 상기 제 2 보호막에는 실시하지 않고, 상기 제 1 보호막에만 실시하는 것을 특징으로 하는 부기22 내지 부기26 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기28)
상기 제 1 보호막 및 상기 제 2 보호막을 알루미나를 포함하는 재료로 형성하는 것을 특징으로 하는 부기22 내지 부기27 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기29)
반도체 기판의 위쪽에 층간절연막을 형성하는 공정과,
상기 층간절연막에 접속 구멍을 패턴 형성하는 공정과,
상기 접속 구멍 내에 산화하기 쉬운 도전 재료를 매립하는 공정과,
상기 도전 재료의 표면을 평탄화해서, 상기 접속 구멍을 상기 도전 재료로 충전하여 이루어지는 플러그를 형성하는 공정을 포함하고,
상기 접속 구멍 내에 상기 도전 재료를 매립함에 있어서, 상기 도전 재료를 그 막 두께가 상기 접속 구멍의 깊이 이상으로 되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기30)
반도체 기판의 위쪽에 층간절연막을 형성하는 공정과,
상기 층간절연막에 접속 구멍을 패턴 형성하는 공정과,
상기 접속 구멍 내에 산화하기 쉬운 도전 재료를 매립하는 공정과,
상기 도전 재료의 표면을 평탄화해서, 상기 접속 구멍을 상기 도전 재료로 충전하여 이루어지는 플러그를 형성하는 공정을 포함하고,
상기 접속 구멍 내에 상기 도전 재료를 매립함에 있어서, 상기 도전 재료의 성막 온도를 400℃∼500℃ 범위 내의 값으로 조절하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기31)
상기 플러그를 덮도록, 그 플러그의 산화 방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 부기29 또는 부기30에 기재된 반도체 장치의 제조 방법.
(부기32)
상기 플러그와 동시에, 반도체 칩의 형성 영역 외에 상기 플러그와 동일층에서 직경이 상기 플러그보다 큰 위치 맞춤 마크를 형성하는 것을 특징으로 하는 부기29 내지 부기31 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기33)
상기 도전 재료가 텅스텐(W)인 것을 특징으로 하는 부기29 내지 부기32 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
본 발명에 의하면, 전기적 접속용의 플러그의 접속을 확실하게 확보하고, 커패시터 구조의 특성 열화를 충분하게 억제하며, 콘택트 불량을 억제하여 수율을 향상시켜 신뢰성이 높은 반도체 장치를 실현할 수 있다.
Claims (10)
- 반도체 기판과,상기 반도체 기판상에 형성된 적어도 제 1 층간절연막을 포함하는 제 1 절연막과,상기 제 1 절연막에 형성된 제 1 접속 구멍을 도전 재료로 충전하는 제 1 플러그와,하부 전극과 상부 전극에 의해 유전체막을 협지(挾持)하여 이루어지는 커패시터 구조와,상기 커패시터 구조를 덮도록 형성되어 있으며, 상기 커패시터 구조의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 제 2 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 제 2 절연막과,상기 제 1 플러그의 적어도 일부를 노출시키도록 상기 제 2 절연막에 형성된 제 2 접속 구멍을 도전 재료로 충전하는 제 2 플러그를 포함하고,상기 제 1 보호막은 상기 제 1 보호막의 적어도 상기 제 2 접속 구멍에 상당하는 부위가 제거되어 상기 제 2 플러그와 비접촉 상태로 되어 있으며, 적어도 상기 커패시터 구조를 덮도록 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 보호막은 상기 커패시터 구조만을 덮는 섬 형상으로 형성되어 이 루어지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 보호막은 상기 커패시터 구조만을 덮는 섬 형상으로 형성되는 동시에, 그 상기 제 1 플러그와 인접하는 측의 단부(端部)에, 그 단부에 인접하는 상기 제 1 플러그의 둘레면의 일부를 둘러싸도록 노치가 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 2 보호막은 상기 제 2 플러그와 접촉 상태로 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판과,상기 반도체 기판의 위쪽에 패턴 형성된 구조체와,상기 구조체를 덮도록 형성되어 있으며, 상기 구조물의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 절연막과,상기 절연막에 형성된 접속 구멍을 도전 재료로 충전하는 플러그를 포함하고,상기 제 1 보호막은 상기 제 1 보호막의 적어도 상기 접속 구멍에 상당하는 부위가 제거되어 상기 플러그와 비접촉 상태로 되어 있으며, 적어도 상기 구조체를 덮도록 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
- 반도체 기판상에 적어도 제 1 층간절연막을 포함하는 제 1 절연막을 형성하는 공정과,상기 제 1 절연막에 제 1 접속 구멍을 형성하고, 상기 제 1 접속 구멍을 도전 재료로 충전하도록 제 1 플러그를 형성하는 공정과,하부 전극과 상부 전극에 의해 유전체막을 협지하여 이루어지는 커패시터 구조를 형성하는 공정과,상기 커패시터 구조를 덮도록, 상기 커패시터 구조의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 제 2 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 제 2 절연막을 형성하는 공정과,상기 제 2 절연막에 상기 제 1 플러그의 적어도 일부를 노출시키는 제 2 접속 구멍을 형성하고, 상기 제 2 접속 구멍을 도전 재료로 충전하도록 제 2 플러그를 형성하는 공정을 포함하고,상기 제 1 보호막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 보호막을 가공하여 상기 제 1 보호막의 적어도 상기 제 2 접속 구멍에 상당하는 부위를 제거하고, 적어도 상기 커패시터 구조를 덮도록 상기 제 1 보호막을 잔존시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 제 1 보호막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 보호막이 상기 커패시터 구조만을 덮는 섬 형상으로 되어 잔존하도록 상기 제 1 보호막을 가공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,상기 제 1 보호막을 형성한 후, 상기 제 2 층간절연막을 형성하기 전에, 상기 제 1 보호막이 상기 커패시터 구조만을 덮는 섬 형상으로 되어 잔존하는 동시에, 상기 제 1 플러그와 인접하는 측의 단부에, 그 단부에 인접하는 상기 제 1 플러그의 둘레면의 일부를 둘러싸는 노치를 갖는 형상으로, 상기 제 1 보호막을 가공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판의 위쪽에 구조체를 패턴 형성하는 공정과,상기 구조체를 덮도록, 상기 구조물의 특성 열화를 방지하기 위한 제 1 보호막 및 제 2 보호막이 층간절연막을 통해 적층되어 이루어지는 적층 구조를 적어도 포함하는 절연막을 형성하는 공정과,상기 절연막에 접속 구멍을 형성하고, 상기 접속 구멍을 도전 재료로 충전하도록 플러그를 형성하는 공정을 포함하고,상기 제 1 보호막을 형성한 후, 상기 층간절연막을 형성하기 전에, 상기 제 1 보호막을 가공하여 상기 제 1 보호막의 적어도 상기 접속 구멍에 상당하는 부위 를 제거하고, 적어도 상기 구조체를 덮도록 상기 제 1 보호막을 잔존시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,상기 제 1 보호막에 실시하는 상기 가공을 상기 제 2 보호막에는 실시하지 않고, 상기 제 1 보호막에만 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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