KR20060060795A - Method for fabricating thin film transistor and display pixel - Google Patents
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Abstract
폴리-실리콘 박막 트랜지스터 및 디스플레이 픽셀의 제조 방법에 있어서, 박막 트랜지스터의 폴리-실리콘 채널층은 5족 불순물을 포함하는 비정질 실리콘막을 형성한 후 형성된다. 이후 게이트 절연막 및 게이트 전극은 폴리-실리콘 채널층 상에 순차적으로 형성된다. 이어서 소스-드레인 영역은 게이트 전극에 노출되는 폴리-실리콘 채널층에 불술물을 이온주입하여 형성되고, 층간절연층은 소스-드레인 영역을 각각 노출시키는 콘택홀을 포함한다. 이어서, 소스 전극 및 드레인 전극은 상기 콘택홀을 매개로하여 소스-드레인 영역과 전기적으로 연결되도록 형성된다. 이러한 방법으로 형성되는 폴리-실리콘 박막 트랜지스터를 누설전류를 방지함으로서 전류특성 차이에 의한 디스플레이 픽셀의 특성 저하를 방지하는 효과를 갖는다.In the method for manufacturing a poly-silicon thin film transistor and a display pixel, the poly-silicon channel layer of the thin film transistor is formed after forming an amorphous silicon film containing a Group 5 impurity. Thereafter, the gate insulating film and the gate electrode are sequentially formed on the poly-silicon channel layer. The source-drain region is then formed by ion implantation into the poly-silicon channel layer exposed to the gate electrode, and the interlayer insulating layer includes contact holes that expose the source-drain regions, respectively. Subsequently, the source electrode and the drain electrode are formed to be electrically connected to the source-drain region through the contact hole. By preventing the leakage current of the poly-silicon thin film transistor formed in this way, it has the effect of preventing the deterioration of the characteristics of the display pixel due to the current characteristic difference.
Description
도 1은 본 발명의 제1 실시예에 따른 폴리-실리콘 박막 트랜지스터의 단면도이다.1 is a cross-sectional view of a poly-silicon thin film transistor according to a first embodiment of the present invention.
도 2 내지 도 8은 도 1에 도시된 폴리-실리콘 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.2 to 8 are cross-sectional views illustrating a method of manufacturing the poly-silicon thin film transistor shown in FIG. 1.
도 9는 본 발명의 제2 실시예에 따른 폴리-실리콘 박막 트랜지스터의 단면도이다.9 is a cross-sectional view of a poly-silicon thin film transistor according to a second embodiment of the present invention.
도 10 내지 도 14는 도 9에 도시된 폴리-실리콘 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.10 to 14 are cross-sectional views illustrating a method of manufacturing the poly-silicon thin film transistor illustrated in FIG. 9.
도 15 및 도 16은 도 9에 도시된 폴리-실리콘 박막 트랜지스터를 포함하는 디스플레이 픽셀의 제조방법을 설명하기 위한 단면도이다. 15 and 16 are cross-sectional views illustrating a method of manufacturing a display pixel including the poly-silicon thin film transistor illustrated in FIG. 9.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 박막 트랜지스터 120 : 폴리-실리콘 채널층100: thin film transistor 120: poly-silicon channel layer
130 : 게이트 절연막 142 : 게이트 전극130: gate insulating film 142: gate electrode
150 : 층간절연층 162 : 소스 전극150: interlayer insulating layer 162: source electrode
164 : 드레인 전극 164: drain electrode
본 발명은 폴리-실리콘 박막 트랜지스터 및 디스플레이 픽셀의 제조 방법에 관한 것으로서 더욱 상세하게는 디스플레이 특성을 향상시킨 폴리-실리콘 박막 트랜지스터 및 디스플레이 픽셀의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a poly-silicon thin film transistor and a display pixel, and more particularly, to a method for manufacturing a poly-silicon thin film transistor and a display pixel with improved display characteristics.
최근 들어 전기, 전자, 통신 분야의 급속한 발전이 이루어지면서 방대한 데이터를 단 시간 내 처리 및 단위 면적 당 방대한 데이터를 저장할 수 있는 정보처리장치의 개발이 이루어지고 있다. 이와 같이 정보처리 장치에서 처리된 결과 데이터는 전기적 시그널 형태를 갖기 때문에 사용자가 이를 인식하기는 거의 불가능하다. 이와 같은 이유로 정보처리 장치에서 처리된 결과 데이터는 "디스플레이 장치"에 의하여 사용자가 인식할 수 있도록 컨버팅된다. 상기 정보처리 장치와 사용자 사이를 연결하는 인터페이스 역할을 하는 디스플레이 장치는 크게 아날로그 방식 디스플레이 장치와 디지털 방식의 디스플레이 장치로 분류된다.Recently, with the rapid development of electric, electronic, and communication fields, development of information processing apparatuses capable of processing massive data in a short time and storing massive data per unit area has been made. As a result data processed by the information processing device has an electrical signal form, it is almost impossible for a user to recognize it. For this reason, the result data processed by the information processing apparatus is converted so that the user can recognize it by the "display apparatus". Display devices that serve as an interface between the information processing device and the user are largely classified into analog display devices and digital display devices.
상기 디지털 방식의 디스플레이 장치로는 액정표시장치(Liquid Crystal Display device, LCD)를 들 수 있다. 상기 액정표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다. The digital display device may include a liquid crystal display device (LCD). In the liquid crystal display, two substrates each having a field generating electrode are disposed to face each other on which the two electrodes are formed, an liquid crystal material is injected between the two substrates, and an electric field generated by applying a voltage to the two electrodes. By moving the liquid crystal molecules by means of the device to express the image by the transmittance of light that varies accordingly.
상기 액정표시장치의 하부 기판은 스위칭 소자인 박막 트랜지스터를 포함하는데, 일반적으로 박막 트랜지스터에 사용되는 액티브층은 비정질 실리콘(amorphous silicon ; a-Si:H)이 주류를 이루고 있다. 이는 비정질 실리콘이 저온에서 저가의 유리 기판과 같은 대형 기판 상에 형성하는 것이 가능하기 때문이다. 그러나 액정표시장치(TFT-LCD)가 고밀도, 대면적화 되고 디스플레이 부분과 구동회로 부분을 동일 기판 위에 제작하기 위해서는 스위칭 소자인 박막 트랜지스터의 이동도(Mobility) 증가가 절실히 요구되고 있지만, 비정질 실리콘 박막 트랜지스터(a-Si:H TFT)로는 이점을 만족하기가 어렵다. The lower substrate of the liquid crystal display includes a thin film transistor which is a switching element. In general, an active layer used in the thin film transistor is made of amorphous silicon (a-Si: H). This is because amorphous silicon can be formed on a large substrate such as a low cost glass substrate at low temperature. However, in order to make the TFT-LCD high density and large area, and to fabricate the display portion and the driving circuit portion on the same substrate, it is urgently required to increase the mobility of the thin film transistor which is a switching element. It is difficult to satisfy this advantage with (a-Si: H TFT).
최근에 이런 문제점을 효과적으로 해결할 수 있는 방법으로 폴리-실리콘 박막 트랜지스터(Polycrystalline silicon TFT ; Poly-Si TFT)가 많은 주목을 받고 있다. Recently, a poly-silicon thin film transistor (Polycrystalline silicon TFT; Poly-Si TFT) has attracted much attention as a method to effectively solve this problem.
상기 폴리-실리콘 박막 트랜지스터를 형성하기 위해 적용되는 폴리 실리콘은 비정질 실리콘에 비해 전계효과 이동도가 100 내지 200 배정도 더 크기 때문에 응답 속도가 빠르고, 온도와 빛에 대한 안정성이 우수하다. 또한, 유리기판 위에 주변회로를 집적할 수 있는 장점이 있어서 생산비용 절감 측면에서도 많은 관심을 끌고 있다. 또한, 폴리 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터보다 이동도가 높아 고해상도 패널의 스위칭 소자로 유리하다.The polysilicon applied to form the poly-silicon thin film transistor has a field effect mobility of about 100 to 200 times greater than that of amorphous silicon, so that the response speed is high and the stability to temperature and light is excellent. In addition, the peripheral circuit on the glass substrate has the advantage of attracting a lot of attention in terms of production cost reduction. In addition, polysilicon thin film transistors have higher mobility than amorphous silicon thin film transistors and are advantageous as switching elements of high resolution panels.
상기 폴리-실리콘 박막 트랜지스터의 제조 방법을 설명하면, 먼저 유리 기판의 상면에는 블로킹막이 형성되고, 블로킹막 상에 폴리-실리콘 패턴이 형성된다. 이어서, 상기 폴리-실리콘 패턴이 형성된 블로킹막 상에 균일한 두께를 갖는 게이 트 산화막이 형성된다. 이어서, 상기 게이트 산화막 상에 게이트 전극이 형성된다. 이어서, 게이트에 노출된 폴리-실리콘 패턴에 불순물을 이온 주입하여 소스-드레인 영역이 형성된다. 이어서, 상기 소스-드레인 영역을 노출시키는 콘택홀을 갖는 층간절연층을 형성한 후 상기 소스-드레인 영역에 각각 연결되는 소스 전극 및 드레인 전극을 형성함으로서 폴리-실리콘 박막 트랜지스터가 완성된다.Referring to the method of manufacturing the poly-silicon thin film transistor, first, a blocking film is formed on the upper surface of the glass substrate, and a poly-silicon pattern is formed on the blocking film. Subsequently, a gate oxide film having a uniform thickness is formed on the blocking film on which the poly-silicon pattern is formed. Subsequently, a gate electrode is formed on the gate oxide film. Subsequently, an ion is implanted into the poly-silicon pattern exposed to the gate to form a source-drain region. Subsequently, the poly-silicon thin film transistor is completed by forming an interlayer insulating layer having a contact hole exposing the source-drain region and then forming a source electrode and a drain electrode respectively connected to the source-drain region.
상기한 방법으로 제조되는 폴리-실리콘 박막 트랜지스터는 문턱전압(Vth)이 포지티브 쉬프트(shift)할 경우 Vgs=0에서의 전류가 증가하는 특성을 갖기 때문에 전류량이 10nA를 초과할 경우 게이트 쉬프트 저항회로의 오동작이 초래된다. 또한, P-MOS 박막 트랜지스터의 경우 Voff가 Vcom에 의하여 변동되는데 전압이 11V를 적용하였을 경우 Vcom 반전에 의하여 전압이 1 내지 2V까지 낮아지게 된다. 이 경우 문턱전압이 포지티브 쉬프트 될 경우 누설전류의 증가에 의한 로우 픽셀 불량이 초래되는 문제점을 갖는다.The poly-silicon thin film transistor manufactured by the above-described method has a characteristic that the current at Vgs = 0 increases when the threshold voltage Vth is shifted positively, so that when the amount of current exceeds 10nA, Malfunctions are caused. In addition, in the case of the P-MOS thin film transistor, V off is changed by V com , but when 11 V is applied, the voltage is lowered to 1 to 2 V by Vcom inversion. In this case, when the threshold voltage is positive shifted, a low pixel defect is caused by an increase in leakage current.
이러한 문제점을 해결하기 위한 방법은 채널이 형성되는 폴리-실리콘 채널층에 5족 불순물을 이온 주입하여 박막 트랜지스터의 문턱전압 네거티브 쉬프트 값을 조절함으로서 누설전류를 방지하는데 있다. 그러나 상기 방법은 결정화된 폴리-실리콘 채널층에 별도의 이온주입공정을 수행하기 때문에 제조공정의 증차 및 채널형성 영역의 손상(Damage)을 초래한다. 이러한 채널영역은 손상은 박막 트랜지스터의 특성을 열화시키는 문제점을 발생시킨다. 또한, 폴리-실리콘 채널층에 별도의 이온주입 공정을 수행할 경우 소스-드레인 영역에 존재하는 불순물들을 활성화시키는 공정 이외에도 불순물을 활성화시키는 공정을 더 수행해야 한다.A method for solving this problem is to prevent leakage current by adjusting the threshold voltage negative shift value of the thin film transistor by ion implanting Group 5 impurities into the poly-silicon channel layer in which the channel is formed. However, since the method performs a separate ion implantation process on the crystallized poly-silicon channel layer, it causes an increase in the manufacturing process and damage of the channel formation region. Such damage to the channel region causes a problem of deteriorating the characteristics of the thin film transistor. In addition, when a separate ion implantation process is performed on the poly-silicon channel layer, a process of activating impurities in addition to activating impurities existing in the source-drain region should be further performed.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로써, 본 발명의 목적은 문턱전압 네거티브 쉬프트 값을 조정하여 디스플레이 특성을 향상시키는 박막 트랜지스터의 제조 방법을 제공하는데 있다.Accordingly, the present invention has been made in view of such a conventional problem, and an object of the present invention is to provide a method of manufacturing a thin film transistor which improves display characteristics by adjusting a threshold voltage negative shift value.
또한, 본 발명의 다른 목적은 박막 트랜지스터의 구동시 누설전류가 발생하지 않은 디스플레이 픽셀의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a display pixel in which a leakage current does not occur when the thin film transistor is driven.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 폴리-실리콘 박막 트랜지스터의 제조방법은 기판 상에 5족 불순물을 포함하는 비정질 실리콘막을 형성하는 단계와, 상기 비정질 실리콘막을 결정화하여 폴리-실리콘 채널층을 형성하는 단계와, 상기 폴리-실리콘 채널층 상에 게이트 절연막을 연속적으로 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 노출되는 폴리-실리콘 채널층에 불술물을 이온 주입하여 소스-드레인 영역을 형성하는 단계와, 상기 소스-드레인 영역을 각각 노출시키는 콘택홀을 갖는 층간절연층을 형성하는 단계와, 상기 콘택홀을 매개로하여 상기 소스-드레인과 전기적으로 연결되는 소스 전극 및 드레인 전극을 각각 형성하는 단계를 포함한다.In accordance with an aspect of the present invention, there is provided a method of manufacturing a poly-silicon thin film transistor, including forming an amorphous silicon film including a Group 5 impurity on a substrate, and crystallizing the amorphous silicon film. Forming a poly-silicon channel layer, continuously forming a gate insulating film on the poly-silicon channel layer, forming a gate electrode on the gate insulating film, and a poly exposed to the gate electrode. Implanting impurities into the silicon channel layer to form a source-drain region, forming an interlayer insulating layer having contact holes exposing the source-drain regions, respectively; Forming a source electrode and a drain electrode electrically connected to the source-drain, respectively.
또한, 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 폴리-실리콘 박막 트랜지스터의 제조방법은, 비정질 실리콘 물질을 증착하기 위한 화학 기상증착 공정시 5족 불순물을 포함하는 가스를 추가로 제공하여 상기 기판 상에 5족 불순물을 포함하는 비정질 실리콘막을 형성하는 단계와, 상기 비정질 실리콘막을 결정화하여 폴리-실리콘 채널층을 형성하는 단계와, 상기 폴리-실리콘 채널층 상에 게이트 절연막을 연속적으로 형성하는 단계와, 상기 게이트 절연막 상에 제1 금속과 제2 금속이 적층된 구조를 갖는 예비 게이트 전극을 형성하는 단계와, 상기 예비 게이트 전극에 노출되는 상기 폴리-실리콘 채널층에 고농도의 불순물을 이온 주입하는 단계와, 상기 예비 게이트 전극을 식각하는 공정을 수행하여 제1 금속의 측면이 언더컷된 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 노출된 폴리-실리콘 채널층에 저농도의 불순물을 이온 주입하여 LDD 구조를 갖는 소스-드레인 영역을 형성하는 단계; 상기 소스-드레인 영역을 각각 노출시키는 콘택홀을 갖는 층간절연층을 형성하는 단계와, 상기 콘택홀을 매개로 상기 소스-드레인 영역과 전기적으로 연결되는 소스 전극과 드레인 전극을 각각 형성하는 단계를 포함한다.In addition, the method for manufacturing a poly-silicon thin film transistor according to another embodiment of the present invention for achieving the object of the present invention, the chemical vapor deposition process for depositing an amorphous silicon material further comprises a gas containing a Group 5 impurity Providing an amorphous silicon film comprising a Group 5 impurity on the substrate, crystallizing the amorphous silicon film to form a poly-silicon channel layer, and continuously forming a gate insulating film on the poly-silicon channel layer. Forming a preliminary gate electrode having a structure in which a first metal and a second metal are stacked on the gate insulating layer, and a high concentration of impurities in the poly-silicon channel layer exposed to the preliminary gate electrode Performing ion implantation and etching the preliminary gate electrode to undercut the side surface of the first metal. Forming a source electrode and ion implanting a low concentration of impurities into the poly-silicon channel layer exposed to the gate electrode to form a source-drain region having an LDD structure; Forming an interlayer insulating layer having contact holes respectively exposing the source-drain regions, and forming source and drain electrodes electrically connected to the source-drain regions through the contact holes, respectively; do.
또한, 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디스플레이 픽셀 제조방법은, 비정질 실리콘 물질을 증착하기 위한 화학기상증착 공정시 5족 불순물을 포함하는 가스를 추가로 제공하여 상기 기판 상에 5족 불순물을 포함하는 비정질 실리콘막을 형성하는 단계와, 상기 비정질 실리콘막을 결정화하여 폴리-실리콘 채널층을 형성하는 단계와, 상기 폴리-실리콘 채널층 상에 게이트 절연막을 연속적으로 형성하는 단계와, 상기 게이트 절연막 상에 제1 금속과 제2 금속이 적층된 구조를 갖는 예비 게이트 전극을 형성하는 단계와, 상기 예비 게이트 전극에 노출되는 상기 폴리-실리콘 채널층에 고농도의 불순물을 이온 주입하는 단 계와, 상기 예비 게이트 전극을 식각하는 공정을 수행하여 제1 금속의 측면이 언더컷된 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 노출된 폴리-실리콘 채널층에 저농도의 불순물을 이온 주입하여 LDD 구조를 갖는 소스-드레인 영역을 형성하는 단계; 상기 소스-드레인 영역을 각각 노출시키는 콘택홀을 갖는 층간절연층을 형성하는 단계와, 상기 콘택홀을 매개로 상기 소스-드레인 영역과 전기적으로 연결되는 소스 전극과 드레인 전극을 각각 형성하는 단계와, 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 단계를 포함한다.In addition, the display pixel manufacturing method according to an embodiment of the present invention for achieving another object of the present invention, by providing a gas containing a Group 5 impurities in the chemical vapor deposition process for depositing the amorphous silicon material Forming an amorphous silicon film including a Group 5 impurity on a substrate, crystallizing the amorphous silicon film to form a poly-silicon channel layer, and continuously forming a gate insulating film on the poly-silicon channel layer And forming a preliminary gate electrode having a structure in which a first metal and a second metal are stacked on the gate insulating layer, and ion implanting a high concentration of impurities into the poly-silicon channel layer exposed to the preliminary gate electrode. And etching the preliminary gate electrode to form a gate electrode having a side surface of the first metal undercut. Forming a source-drain region having an LDD structure by ion implanting a low concentration of impurities into the poly-silicon channel layer exposed to the gate electrode; Forming an interlayer insulating layer having contact holes exposing the source-drain regions, respectively, forming source and drain electrodes electrically connected to the source-drain regions through the contact holes; Forming a pixel electrode electrically connected to the drain electrode.
여기서, 상기 기판은 블로킹막이 형성된 투명기판을 사용하는 것이 바람직하다. 상기 5족 불순물을 포함하는 비정질 실리콘막의 형성은 비정질 실리콘막을 형성하기 위한 화학기상증착 공정시 5족 불순물 포함하는 가스를 추가적으로 주입하여 형성한다. 이때, 상기 가스는 인화수소 가스(PH3)를 사용하는 것이 바람직하다.Here, it is preferable to use a transparent substrate having a blocking film formed thereon. The amorphous silicon film including the Group 5 impurities is formed by additionally injecting a gas containing Group 5 impurities in the chemical vapor deposition process for forming the amorphous silicon film. At this time, the gas is preferably hydrogen phosphide gas (PH 3 ).
상기 비정질 실리콘막에 포함된 5족 불순물 인은 약 1E15/Cm2 이하의 함량을 갖는 것이 바람직하다. 이는 이후 불순물을 이온 주입하여 형성되는 LDD 구조를 갖는 소스-드레인 영역을 용이하게 형성하기 위해서이다.Group 5 impurity phosphorus included in the amorphous silicon film preferably has a content of about 1E 15 / Cm 2 or less. This is for easily forming a source-drain region having an LDD structure formed by ion implantation of impurities.
상기 비정질 실리콘막을 형성하기 위한 화학기상증착 공정으로는 예컨대 저압플라즈마 화학기상증착(low-pressure chemical vapor deposition; LPCVD) 또는 강화 플라즈마 화학기상증착(plasma-enhanced chemical vapor deposition; PECVD)공정을 들 수 있다.Chemical vapor deposition processes for forming the amorphous silicon film may include, for example, low-pressure plasma chemical vapor deposition (LPCVD) or plasma-enhanced chemical vapor deposition (PECVD). .
상기 폴리-실리콘 채널층은 화학증착공정으로 불순물을 포함하는 비정질 실 리콘막을 패터닝하여 비정질 실리콘 패턴을 형성한 후 상기 비정질 실리콘 패턴을 결정화시키는 공정을 수행하여 형성된다. 이때, 상기 비정질 실리콘 패턴의 결정화는 고에너지 레이저빔을 조사하여 수행한다. The poly-silicon channel layer is formed by forming an amorphous silicon pattern by patterning an amorphous silicon film containing impurities by a chemical vapor deposition process and then crystallizing the amorphous silicon pattern. At this time, the crystallization of the amorphous silicon pattern is performed by irradiating a high energy laser beam.
본 발명에 따른 박막 트랜지스터 제조 방법은 별도의 이온주입 공정을 수행하지 않고도 N 채널을 갖는 폴리-실리콘 채널층을 형성할 수 있다. 따라서, 상기 폴리-실리콘 채널층에 존재하는 불순물들을 활성화시키는 공정을 추가로 수행하지 않아도 된다. 상기 N 채널을 갖는 폴리-실리콘 채널층은 박막 트랜지스터의 문턱전압의 쉬프트 네거티브 값을 조정할 수 있어 박막 트랜지스터의 구동시 누설전류를 방지할 수 있다. 또한, 액정 표시장치의 디스플레이 특성저하를 방지할 수 있다.The thin film transistor manufacturing method according to the present invention can form a poly-silicon channel layer having an N channel without performing a separate ion implantation process. Therefore, the process of activating the impurities present in the poly-silicon channel layer does not need to be further performed. The poly-silicon channel layer having the N channel may adjust a shift negative value of the threshold voltage of the thin film transistor, thereby preventing leakage current when the thin film transistor is driven. In addition, it is possible to prevent deterioration of display characteristics of the liquid crystal display.
이하, 본 발명에 따른 일 실시예에 따른 폴리-실리콘 박막 트랜지스터 및 이를 포함하는 디스플레이 소자의 제조 방법을 설명하기로 한다.Hereinafter, a poly-silicon thin film transistor according to an embodiment of the present invention and a manufacturing method of a display device including the same will be described.
<폴리-실리콘 박막 트랜지스터의 실시예 1><Example 1 of Poly-silicon thin film transistor>
도 1은 본 발명의 제1 실시예에 따른 폴리-실리콘 박막 트랜지스터의 단면도이다.1 is a cross-sectional view of a poly-silicon thin film transistor according to a first embodiment of the present invention.
도 1을 참조로 본 발명의 제1 실시예 따른 박막 트랜지스터를 설명하면, 상기 박막트랜지스터는 전체적으로 5족 불순물을 함유하는 채널 영역(도시되지 않음)과 소스-드레인 영역을 포함하는 폴리-실리콘 채널층(120), 게이트 절연막(130), 게이트 전극(142), 층간절연층(150), 소스 전극(162) 및 드레인 전극(164)으로 구성된다. 이하, 상기 폴리-실리콘 박막 트랜지스터를 보다 구체적으로 설명하면 다음과 같다.
Referring to FIG. 1, a thin film transistor according to a first exemplary embodiment of the present invention will be described. The thin film transistor includes a polysilicon channel layer including a channel region (not shown) and a source-drain region containing group 5 impurities as a whole. And the
폴리-실리콘 박막 트랜지스터가 형성되는 기판(105)은 광이 투과하는 석영 기판이고, 상기 기판 상에는 블로킹막(110)이 형성되어 있다. 블로킹막(110)은 상기 석영 기판(105) 상에 형성되고, 상기 석영 기판으로부터 반도체 물질(채널층)에 치명적인 악영향을 미치는 나트륨 이온(Na+) 등이 상기 블록킹막의 상면에 형성되는 폴리-실리콘 채널층(120)에 영향을 미치지 않도록 상기 이온들을 차단하는 역할을 한다.The
폴리-실리콘 채널층(120)은 5족 불순물이 포함된 비정질 실리콘막 패턴을 형성한 후 상기 비정질 실리콘막 패턴을 레이저 결정화 방식으로 결정화시켜 형성된다. 또한, 폴리-실리콘 채널층(120)은 불순물이 이온 주입된 2 개의 불순물 영역인 소스-드레인 영역(122a,122b)과 5족 불순물을 포함하는 N형 채널(도시되지 않음)을 포함한다. The poly-
상기 N형 채널에는 5족 불순물이 약 1E15/Cm2 이하의 함량을 갖는다. 상기한 5족 불순물을 함유하는 채널을 갖는 폴리-실리콘 채널층(120)은 폴리-실리콘 박막 트랜지스터의 구동시 게이트 쉬프트 저항회로의 오동작을 방지 및 문턱전압의 네거티브 쉬프트값을 조절할 수 있어 누설전류가 방지되는 특성을 갖는다.Group 5 impurities in the N-type channel have a content of about 1E 15 / Cm 2 or less. The poly-
게이트 절연막(135)은 폴리-실리콘 채널층(120)과 게이트 전극(142)사이에 구비되고, 상기 폴리-실리콘 채널층(120)과 게이트 전극(142)의 쇼트를 방지한다. 게이트 절연막(130)은 저항이 매우 높으면서 투명한 물질이 사용된다.The gate insulating layer 135 is provided between the poly-
게이트 전극(142)은 폴리-실리콘 채널층(120)과 대응되도록 게이트 절연막 (130) 상에 구비된다. 게이트 전극(142)은 폴리-실리콘 채널층(120)이 선택적으로 도체 또는 부도체가 되도록 하는 역할을 한다. 한편, 게이트 전극(142)은 층간절연층(150)에 의하여 다른 도전성 박막, 예를 들면, 후술될 소스 전극(162) 및 드레인 전극(164)과 상호 절연된다.The
이와 같이 게이트 전극(142a)을 절연시키는 층간절연층(150) 및 게이트 절연막(130)에는 폴리-실리콘 채널층(120)의 상면이 외부에 대하여 노출되도록 콘택홀(155a,155b)이 각각 구비된다. 구체적으로, 콘택홀(155a,155b)은 게이트 전극(140a)을 중심으로 게이트 전극(140a)의 좌우 양쪽에 구비된다. 이하, 이들 중 도면부호 155a에 도시된 콘택홀은 소스 전극 콘택홀이라 정의하고, 도면부호 155b에 도시된 콘택홀은 드레인 전극 콘택홀이라 정의한다.As such, the
소스 전극(162)은 소스 전극 콘택홀(155a)을 매개로 폴리-실리콘 채널층(120)의 소스 영역과 전기적으로 연결되고, 드레인 전극(164)은 드레인 전극 콘택홀(155b)을 매개로 폴리-실리콘 채널층(120)의 드레인 영역에 전기적으로 연결된다. The
이와 같은 구성을 갖는 본 발명의 일실시예에 의한 박막 트랜지스터의 작용을 설명하면 다음과 같다.Referring to the operation of the thin film transistor according to an embodiment of the present invention having such a configuration as follows.
먼저, 소스 전극(162)에 전원이 인가된 상태에서는 폴리-실리콘 채널층(120)이 전자를 운반할 수 없음으로 드레인 전극(164)으로는 소스 전극(162)에 인가된 전원이 출력될 수 없다. 반면, 소스 전극(162)에 전원이 인가된 상태에서 게이트 전극(142a)에 전원이 인가될 경우, 폴리-실리콘 채널층(120)의 전기적 특성이 부도 체로부터 도체로 바뀌면서 소스 전극(162)에 인가된 전원은 폴리-실리콘 채널층(120)을 경유하여 드레인 전극(164)으로 출력된다. 이와 같은 작용을 수행하는 폴리-실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터 또는 불순물이 포함되지 않는 폴리-실리콘 채널층을 갖는 박막 트랜지스터에 비하여 전기적으로 우수한 특성을 나타낸다.First, the power applied to the
<폴리-실리콘 박막 트랜지스터의 제조방법 실시예-1><Production Method of Poly-silicon Thin Film Transistor Example-1>
도 2 내지 도 8은 도 1에 도시된 폴리-실리콘 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다.2 to 8 are cross-sectional views illustrating a method of manufacturing the poly-silicon thin film transistor shown in FIG. 1.
도 2를 참조하면, 투명 기판, 바람직하게 광 투과도가 우수한 유리기판(105) 상에 광 투과성 특성을 갖는 블로킹막(110)을 약 5000Å의 두께를 갖도록 형성한다. 상기 블러킹막은 실리콘산화막(SiO2)/실리콘질화막(SiN)이 적층된 구조를 갖는 것이 바람직하다. 상기 블로킹막(110)은 화학 기상 증착(Chemical Mechanical Deposition, CVD) 공정에 의하여 균일한 두께로 형성한다. 상기 블록킹막(110)은 석영 기판(105)으로부터 폴리-실리콘 채널층에 치명적인 악영향을 미치는 나트륨 이온(Na+) 등이 블록킹막(110)의 상면에 형성되는 반도체 물질에 영향을 미치지 않도록 차단하는 역할을 한다.Referring to FIG. 2, a blocking
도 3을 참조하면, 상기 블록킹막(110)이 형성된 유리기판(105) 상에 5족 불순물인 인(P)을 포함하는 비정질 실리콘막(115)을 약 500 내지 1000Å의 두께를 갖도록 형성한다. 상기 비정질 실리콘막(115)은 화학기상증착 공정을 수행하여 형성 된다. 상기 화학기상증착 공정은 5족 불순물 포함하는 가스를 추가적으로 도입된다. 상기 5족 불순물가스가 추가적으로 도입되는 화학기상증착 공정으로 형성된 비정질 실리콘막(115)은 5족 불순물을 함유한다. Referring to FIG. 3, an
상기 5족 불순물은 인(P) 또는 비소(As)이고, 상기 가스로는 인화수소(PH3)를 사용하는 것이 바람직하다. 상기 비정질 실리콘막(120)에 포함된 5족 불순물 인은 약 1E15/Cm2 이하의 함량을 갖는 것이 바람직하다. 또한, 비정질 실리콘막(120)을 형성하기 위한 화학기상증착 공정으로는 예컨대 저압플라즈마 화학기상증착(low-pressure chemical vapor deposition; LPCVD) 또는 강화 플라즈마 화학기상증착(plasma-enhanced chemical vapor deposition; PECVD)공정을 들 수 있다. The Group 5 impurity is phosphorus (P) or arsenic (As), and hydrogen phosphide (PH 3 ) is preferably used as the gas. Group 5 impurity phosphorus included in the
도 4를 참조하면, 상기 5족 불순물을 포함하는 비정질 실리콘막(115)을 식각마스크를 적용하여 패터닝한 후 상기 비정질 실리콘막을 결정화시키는 공정을 수행하여 폴리-실리콘 채널층(120)을 형성한다. 이때, 상기 비정질 실리콘의 결정화는 고에너지 레이저빔을 조사하여 수행되고, 폴리-실리콘 채널층은 5족 원소를 포함한다.Referring to FIG. 4, a
도 5를 참조하면, 폴리-실리콘 채널층(120)이 형성된 결과물상에 게이트 절연막(130)을 약 500 내지 1000Å의 두께를 갖도록 형성한다. 상기 게이트 절연막(130)은 실리콘 산화막으로서, 강화 플라즈마 화학기상증착 공정으로 형성된다. 게이트 절연막(130)은 상기 폴리-실리콘 채널층(120)과 게이트 전극(142)의 쇼트를 방지한다.
Referring to FIG. 5, the
도 6을 참조하면, 게이트 절연막(130) 상에 게이트 전극(142)을 형성한다. Referring to FIG. 6, a
상기 게이트 전극의 형성을 구체적으로 설명하면, 먼저 게이트 절연막 상에 금속막을 형성한다. 상기 금속막은 스퍼터링 증착방법에 의해 알루미늄 합금, 알루미늄-네오디뮴 합금물질로 3000Å의 두께로 형성된 알루미늄 합금막이다. 이어서, 금속막 상에 예비 게이트 전극의 형성영역을 정의하는 포토레지스트 패턴(도시되지 않음)을 형성한 후 상기 포토레지스트 패턴에 노출된 금속막을 패터닝한다. 이후 상기 포토레지스트 패턴을 제거하여 게이트 전극(142)을 완성한다.Referring to the formation of the gate electrode in detail, first, a metal film is formed on the gate insulating film. The metal film is an aluminum alloy film formed of an aluminum alloy, an aluminum-neodymium alloy material by a thickness of 3000 kPa by a sputtering deposition method. Subsequently, after forming a photoresist pattern (not shown) defining a formation region of the preliminary gate electrode on the metal film, the metal film exposed to the photoresist pattern is patterned. Thereafter, the photoresist pattern is removed to complete the
도 7을 참조하면, 게이트 전극을 이온주입 마스크로 적용하여 상기 게이트 전극에 의해 노출되는 상기 폴리-실리콘 채널층(120)에 불순물(P+)을 이온 주입한다. 상기 폴리-실리콘 채널층의 불순물이 이온 주입된 영역 즉, 소스-드레인 영역에는 도면부호 122a, 122b를 부여하기로 한다.Referring to FIG. 7, an impurity (P + ) is implanted into the poly-
도 8을 참조하면, 게이트 절연막이 형성된 석영 기판(105) 상에 게이트 전극(142)을 덮도록 층간절연층(150)을 형성한다. 상기 층간절연층은 약 4500Å의 두께를 갖는 실리콘 산화막(SiO2)과 약 1500Å의 두께를 갖는 실리콘 질화막(SiN)이 적층된 구조를 갖는 것이 바람직하다.Referring to FIG. 8, an
이어서, 층간절연층(150)을 형성한 후 상기 소스-드레인 영역을 선택적으로 노출시키는 콘택홀 형성영역을 정의하는 식각마스크(도시되지 않음)를 형성한다. 이어서, 상기 식각마스크에 노출된 층간절연층(150) 및 게이트 절연막(130)을 순차적으로 패터닝하여 상기 폴리-실리콘 채널층의 소스-드레인 영역(122a,122b)을 개 구시키는 소스-드레인 콘택홀(155a,155b)을 형성한다. 상기 소스-드레인 콘택홀은 게이트 전극(140a)의 양측에 형성된다.Subsequently, after forming the interlayer insulating
이어서, 상기 소스-드레인 콘택홀(155a,155b)을 매몰하고, 상기 층간절연층을 덮는 금속막을 형성한다. 상기 금속막은 알루미늄 합금물질을 스퍼터링 증착하여 형성하는 것이 바람직하다. 이어서, 식각마스크(도시되지 않음)를 적용하여 상기 식각마스크에 노출된 금속막을 선택적으로 패터닝하여 소스-드레인 전극(162, 164)을 형성함으로서 도 1에 도시된 폴리-실리콘 박막 트랜지스터가 완성된다. 상기 5족 불순물이 함유된 N 채널을 갖는 폴리-실리콘 채널층을 포함하는 폴리-실리콘 박막 트랜지스터는 구동시 누설전류의 발생을 방지할 수 있다.
Subsequently, the source-
<폴리-실리콘 박막 트랜지스터의 실시예 2><Example 2 of Poly-silicon thin film transistor>
도 9는 본 발명의 제2 실시예에 따른 폴리-실리콘 박막 트랜지스터의 단면도이다. 상기한 도 1과 비교할 때 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 그 상세한 설명은 생략한다.9 is a cross-sectional view of a poly-silicon thin film transistor according to a second embodiment of the present invention. Compared with FIG. 1, the same reference numerals are assigned to the same components, and detailed description thereof will be omitted.
도 9를 참조로 본 발명의 제2 실시예 따른 박막 트랜지스터를 설명하면, 상기 박막트랜지스터는 전체적으로 5족 불순물을 함유하는 채널 영역(도시되지 않음)과 LDD 구조를 갖는 소스-드레인 영역을 포함하는 폴리-실리콘 채널층(220), 게이트 절연막(130), 게이트 전극(242a), 층간절연층(250), 소스 전극(262) 및 드레인 전극(264)으로 구성된다. 이하, 상기 폴리-실리콘 박막 트랜지스터를 보다 구체적으로 설명하면 다음과 같다.
Referring to FIG. 9, a thin film transistor according to a second exemplary embodiment of the present invention will be described. The thin film transistor may include a channel region (not shown) and a source-drain region having an LDD structure. A
폴리-실리콘 채널층(220)은 5족 불순물이 포함된 비정질 실리콘막 패턴을 형성한 후 상기 비정질 실리콘막 패턴을 레이저 결정화 방식으로 결정화시켜 형성된다. 또한, 폴리-실리콘 채널층(220)은 불순물이 제 1 도우즈량으로 이온 주입된 2 개의 고농도 불순물 영역(222a,222b) 및 불순물이 제 1 도우즈량보다 작은 제 2 도우즈량으로 이온 주입된 저농도 불순물 영역(222c,222d)으로 이루어진 LDD(Lightly Doped Drain) 구조의 소스-드레인 영역 및 5족 불순물을 포함하는 N형 채널(도시되지 않음)을 포함한다. 상기 N형 채널에는 5족 불순물이 약 1E15/Cm2 이하의 함량을 갖는 것이 바람직하다.The poly-
상기 고농도 불순물 영역(222a,222b)은 채널층(220)의 양쪽 에지로부터 안쪽으로 제 1 길이 이격된 곳까지 형성되며, 저농도 불순물 영역(222c,222d)은 고농도 불순물 영역(222a,222b)으로부터 제 2 길이 이격된 곳까지 형성된다. N채널 영역은 저농도 불순물 영역(212c,212d)의 사이에 존재한다. 상기한 5족 불순물을 함유하는 채널을 갖는 폴리-실리콘 채널층(220)은 폴리-실리콘 박막 트랜지스터의 구동시 게이트 쉬프트 저항회로의 오동작을 방지 및 문턱전압의 네거티브 쉬프트값을 조절할 수 있어 누설전류가 방지되는 특성을 갖는다.
The high
<폴리-실리콘 박막 트랜지스터의 제조공정 실시예-2><Example 2 of Manufacturing Process of Poly-silicon Thin Film Transistor>
도 10 내지 도 14는 도 9에 도시된 폴리-실리콘 박막트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 상기한 도 2 내지 도 8과 비교할 때 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 그 상세한 설명은 생략한다. 10 to 14 are cross-sectional views illustrating a method of manufacturing the poly-silicon thin film transistor illustrated in FIG. 9. 2 and 8, the same components are assigned the same reference numerals, and detailed description thereof will be omitted.
도 10을 참조하면, 도 4에서 얻어진 결과물 위에 제1 금속막(242)과 제2 금속막(244)이 순차적으로 적층된 구조를 갖는 예비 게이트 전극을 형성한다. Referring to FIG. 10, a preliminary gate electrode having a structure in which the
상기 예비 게이트 전극의 형성을 구체적으로 설명하면, 먼저 게이트 절연막 상에 제1 금속막(242) 및 제2 금속막(244)을 순차적으로 형성한다. 여기서, 상기 제1 금속막은 스퍼터링 증착방법에 의해 알루미늄 합금, 알루미늄-네오디뮴 합금물질로 3000Å의 두께로 형성된 알루미늄 합금막이다. 제2 금속막(244)은 스퍼터링 증착 방법에 의해 1500Å의 두께로 형성된 크롬막이다.The formation of the preliminary gate electrode will be described in detail. First, the
이어서, 제2 금속막(244) 상에 예비 게이트 전극의 형성영역을 정의하는 포토레지스트 패턴(도시되지 않음)을 형성한 후 상기 포토레지스트 패턴에 노출된 제2 금속막 및 제1 금속막을 순차적으로 패터닝한다. 이후 상기 포토레지스트 패턴을 제거하여 예비 게이트 전극을 완성한다.Subsequently, after forming a photoresist pattern (not shown) defining a formation region of the preliminary gate electrode on the
도 11을 참조하면, 예비 게이트 전극을 제1 이온주입 마스크로 적용하여 상기 게이트 전극에 의해 노출되는 상기 폴리-실리콘 채널층에 고농도의 불순물(P+)을 이온 주입한다. 상기 폴리-실리콘 채널층의 고농도 불순물이 이온 주입된 영역에는 도면부호 222a, 222b를 부여하기로 한다. 상기 고농도 불순물의 이온주입으로 상기 폴리-실리콘 채널층에는 고농도 불순물 영역(222a,222b)이 형성된다. 상기 고농도 불순물 영역(222a,222b)은 폴리-실리콘 채널층(220)의 양쪽 에지로부터 안쪽으로 제 1 길이 이격된 곳까지 형성된다.
Referring to FIG. 11, a high concentration of impurities (P + ) are implanted into the poly-silicon channel layer exposed by the gate electrode by applying a preliminary gate electrode as a first ion implantation mask.
도 12를 참조하면, 에천트 또는 식각 가스를 이용하여 상기 제2 금속막의 하부에 존재하는 제1 금속막이 언더-컷되도록 식각한다. 이때, 제1 금속막에 인위적으로 언더-컷을 형성하는 것은 폴리-실리콘 채널층(220)에 불순물을 서로 다른 농도로 주입하여 LDD(Lightly Doped Drain)구조를 갖는 소스-드레인 영역을 형성하기 위함이다. 이후, 소정의 식각공정을 수행하여 상기 제2 금속막을 제거하여 게이트 전극(242a)을 형성한다.Referring to FIG. 12, an etchant or an etching gas is used to etch the first metal layer under the second metal layer to be under-cut. At this time, artificially under-cutting the first metal layer is to form a source-drain region having an LDD structure by injecting impurities into the poly-
도 13을 참조하면, 게이트 전극(242a)을 제2 이온주입 마스크로 적용하여 상기 게이트 전극에 의해 노출되는 상기 폴리-실리콘 채널층(220)에 저농도의 불순물(P-)을 이온 주입한다. 상기 폴리-실리콘 채널층의 저농도 불순물이 이온 주입된 불순물 영역에는 도면부호 222c, 222d를 부여하기로 한다. 상기 저농도 불순물의 이온주입으로 상기 폴리-실리콘 채널층에는 저농도 불순물 영역(222c,222d)이 형성된다. 즉, 상기 폴리-실리콘 채널층에 고농도 불순물 영역과 저농도 불순물 영역을 형성함으로서 LDD 구조를 갖는 소스-드레인 영역이 형성된다. Referring to FIG. 13, a low concentration of impurity P − is implanted into the poly-
도 14를 참조하면, 게이트 절연막이 형성된 석영 기판(105) 상에 게이트 전극(242a)을 덮도록 층간절연층(250)을 형성한다. 상기 층간절연층은 약 4500Å의 두께를 갖는 실리콘 산화막(SiO2)과 약 1500Å의 두께를 갖는 실리콘 질화막(SiN)이 적층된 구조를 갖는 것이 바람직하다.Referring to FIG. 14, an
이어서, 상기 식각마스크에 노출된 층간절연층(250) 및 게이트 절연막(130)을 순차적으로 패터닝하여 상기 폴리-실리콘 채널층의 고농도 불순물 영역 (222a,222b)을 개구시키는 소스-드레인 콘택홀(255a,255b)을 형성한다. 상기 소스-드레인 콘택홀은 게이트 전극(242a)의 양측에 형성된다.Subsequently, the
이어서, 고농도 불순물 영역(222a,222b)을 노출시키는 소스-드레인 콘택홀(255a,255b)을 매몰하고, 상기 층간절연층을 덮는 금속막을 형성한다. 상기 금속막은 알루미늄 합금물질을 스퍼터링 증착하여 형성하는 것이 바람직하다. 이어서, 식각마스크(도시되지 않음)를 적용하여 상기 식각마스크에 노출된 금속막을 선택적으로 패터닝하여 소스-드레인 전극(262, 264)을 형성함으로서 도 10에 도시된 폴리-실리콘 트랜지스터가 완성된다. 소스 전극(262)은 상기 소스 콘택홀(255a)을 매개로 하여 상기 소스영역의 고농도 이온 주입 영역(222a)과 전기적으로 연결(또는 콘택)된다. 또한, 드레인 전극(264)은 상기 드레인 콘택홀(155b)을 매개로 하여 상기 드레인 영역의 고농도 이온 주입 영역(122b)과 전기적으로 연결(또는 콘택)된다.
Subsequently, source-
<디스플레이 픽셀의 제조방법 실시예>Example of Manufacturing Method of Display Pixel
도 15 및 도 16은 도 9에 도시된 폴리-실리콘 박막 트랜지스터를 포함하는 디스플레이 소자의 제조방법을 설명하기 위한 단면도이다. 여기서, 도 15에 도시된 폴리-실리콘 박막 트랜지스터의 제조방법은 실시예 2에서 설명한 바와 동일하므로 도면 및 그 상세한 설명은 생략한다.15 and 16 are cross-sectional views illustrating a method of manufacturing a display device including the poly-silicon thin film transistor illustrated in FIG. 9. Here, since the method of manufacturing the poly-silicon thin film transistor shown in FIG. 15 is the same as that described in Embodiment 2, the drawings and detailed description thereof will be omitted.
도 15를 참조하면, 도 10에 도시된 폴리-실리콘 박막 트랜지스터가 형성된 기판 상에 절연층(270)을 형성한다. 절연층(270)은 질화 실리콘 또는 산화 실리콘 등의 무기 절연 물질로 형성되거나, 아크릴계(Acryl) 유기화합물, 테프론(Teflon), BCB(benzocyclobutene), 사이토프(Cytop) 또는 PFCB(Perfluorocyclobutane) 등의 저유전 상수를 갖는 유기 절연 물질로 형성된다. 또한, 절연층(270)은 공정의 효율상 형성하지 않을 수도 있다. Referring to FIG. 15, an insulating
이어서, 포토 리소그래픽 공정을 이용하여 절연층(270)을 선택적으로 패터닝하여 콘택홀(272)을 형성한다. 콘택홀(272)을 통해 드레인 전극(264)의 일부 영역이 노출된다.Subsequently, the insulating
도 16을 참조하면, 절연층(270) 위에 투명한 전도성 물질인 투명 전극층을 증착한 후 이를 패터닝한다. 상기 투명한 전도성 물질을 예컨대 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO), 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)등을 들 수 있다. 상기 패터닝된 투명 전극층은 화소 영역내에 화소 전극(280)으로 형성된다. 또한, 화소 전극(280)은 콘택홀(172)을 통해 상기 드레인 전극(264)과 상기 화소 전극(280)은 전기적으로 연결된다.Referring to FIG. 16, a transparent electrode layer, which is a transparent conductive material, is deposited on the insulating
이상에서는 본 발명의 일 실시예에 따른 폴리-실리콘 박막 트랜지스터를 갖는 디스플레이 소자와 이의 제조 방법에 대해서 설명하였으나, 당업자라면 본 발명의 다른 실시예에 따른 폴리-실리콘 박막 트랜지스터를 갖는 디스플레이 소자에도 동일하게 적용할 수 있음은 자명하다.In the above description, a display device having a poly-silicon thin film transistor according to an embodiment of the present invention and a method of manufacturing the same have been described, but those skilled in the art will likewise apply to the display device having a poly-silicon thin film transistor according to another embodiment of the present invention. Applicability is obvious.
이상에서 상세하게 설명한 바에 의하면, 본 발명에 따른 박막 트랜지스터 제조 방법은 별도의 이온주입 공정을 수행하지 않고도 N 채널을 갖는 폴리-실리콘 채 널층을 형성할 수 있다. As described in detail above, the thin film transistor manufacturing method according to the present invention may form a poly-silicon channel layer having an N channel without performing a separate ion implantation process.
따라서, 상기 폴리-실리콘 채널층에 존재하는 불순물들을 활성화시키는 공정을 추가로 수행하지 않아도 된다. 또한, 상기 N 채널을 갖는 폴리-실리콘 채널층은 박막 트랜지스터의 문턱전압의 쉬프트 네거티브 값을 조정할 수 있어 박막 트랜지스터의 구동시 누설전류를 방지할 수 있다. 또한, 상기한 폴리-실리콘 박막 트랜지스터를 포함하는 디스플레이 픽셀은 상기 박막 트랜지스터 누설전류가 발생하지 않기 때문에 액정표시장치의 디스플레 특성 저하를 방지할 수 있다.Therefore, the process of activating the impurities present in the poly-silicon channel layer does not need to be further performed. In addition, the poly-silicon channel layer having the N channel may adjust a shift negative value of the threshold voltage of the thin film transistor, thereby preventing leakage current when the thin film transistor is driven. In addition, the display pixel including the poly-silicon thin film transistor does not generate the leakage current of the thin film transistor, thereby preventing the display characteristics of the liquid crystal display from being lowered.
본 발명에서는 바람직한 일실시예로 본 발명의 기술적 사상을 설명하였지만, 본 발명이 속한 분야에 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 하기에 기재된 특허청구범위의 내에서 다양하게 변경한 변형 실시예의 구현이 가능함은 명백하며, 이와 같은 변형 실시예 또한 본 발명의 권리 범위에 속함은 자명한 것이다.In the present invention has been described the technical spirit of the present invention as a preferred embodiment, those skilled in the art to which the present invention belongs to various modifications within the scope of the claims described below It is apparent that the embodiments can be implemented, and such modified embodiments are obviously within the scope of the present invention.
Claims (10)
Priority Applications (1)
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Applications Claiming Priority (1)
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KR1020040099296A KR20060060795A (en) | 2004-11-30 | 2004-11-30 | Method for fabricating thin film transistor and display pixel |
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2004
- 2004-11-30 KR KR1020040099296A patent/KR20060060795A/en not_active Application Discontinuation
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