KR20060054079A - 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법및 이 방법의 중간 생성물 - Google Patents

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Abstract

본 발명은 스트레인드(strained) 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 방법과 이 방법의 중간 생성물에 관한 것이다. 본 발명의 목적은 이 방법에서 사용되는 도너 또는 지지 기판이 높은 재생성을 갖고 재생될 수 있는, 스트레인드 실리콘층을 갖는 웨이퍼 구조를 효율적으로 제조하는 방법과 그 중간생성물을 제공하는 것이다. 상기 목적을 달성하기 위하여 본 발명의 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법은 지지 기판과 그 위에 스트레인드 실리콘 모델층을 갖는 원형(prototype) 웨이퍼를 제공하는 단계; 스트레인드 실리콘 모델층 위에 이완된(relaxed) 보조(auxiliary) SiGe 층을 에피택시로 성장시키는 단계; 이완된 보조 SiGe 층 위에 스트레인드 실리콘 실용층(utility layer)을 에피택시로 성장시키는 단계; 및 보조 SiGe 층 안에 생성된 소정의 절단 영역에서 구조를 절단하는 단계를 포함한다. 이 방법은 지지 기판 및 스트레인드 실리콘 모델층을 포함하는 원형 웨이퍼; 이완된 보조 SiGe 층 안에 예정 절단 영역이 형성되는 스트레인드 실리콘층 위의 이완된 보조 SiGe 층; 및 보조 SiGe 층 위의 스트레인드 실리콘 실용층을 포함하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 중간 생성물에 의해 더 나아가 실행된다.

Description

스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법 및 이 방법의 중간 생성물{A method for fabricating a wafer structure with a strained silicon layer and an intermediate product of this method}
도 1은 본 발명의 원형 웨이퍼의 개략적인 도면이다.
도 2는 본 발명의 다른 원형 웨이퍼의 개략적인 도면이다.
도 3은 스트레인드 실리콘 모델층이 형성된 후의 도 1의 원형 웨이퍼를 보여준다.
도 4는 이완된 보조 SiGe 층이 형성된 후의 도 3의 구조이다.
도 5는 스트레인드 실리콘 실용층이 형성된 후의 도 4의 구조를 보여준다.
도 6은 임플란테이션 단계 중의 도 5의 구조를 보여준다.
도 7은 SiGe 실용층이 형성된 후의 도 6의 구조를 보여준다.
도 8은 제 2의 웨이퍼에 붙여진 도 7의 구조를 보여준다.
도 9는 절단 후의 도 8의 구조를 보여준다.
도 10은 남아있는 이전의 보조 SiGe 층 부분을 제거한 후의 도 9의 구조를 보여준다.
도 11은 도 8의 구조의 다른 절단된 부분을 보여준다.
도 12는 이전의보조 SiGe 층의 남은 부분을 제거한 후의 도 11의 구조의 개 략적인 도면이다.
본 발명은 스트레인드 실리콘층(strained silicon layer)을 갖는 웨이퍼 구조를 제조하는 방법 및 이러한 웨이퍼 구조를 제조하기 위한 중간 생성물에 관한 것이다.
스트레인드 실리콘층을 갖는 구조의 제조는 마이크로전자공학 또는 광전자공학에서 매우 흥미를 불러일으키는데, 이는 스트레인드 실리콘층이 캐리어 이동도의 증가와 같은 매우 훌륭한 전자적 특성을 가져서 이러한 층을 사용한 전자 제품이 높은 효율을 갖도록 하기 때문이다. 스트레인드 실리콘층을 갖는 구조를 제조하는 일반적인 방법은 매우 복잡하고 시간이 걸린다. 특히, 실리콘 기판 위에 점진적으로 증가하는 게르마늄 함량을 갖는 SiGe 버퍼층을 에피택시로 성장시키는 것이 알려져 있다. 그러한 기술에서는 에피택시의 끝단인 SiGe 층의 위에서 전위(dislocation) 밀도가 가능한 적은 상태가 되도록 보통 SiGe 버퍼층이 비교적 긴 시간 동안 매우 작은 게르마늄 함량의 변화를 갖도록 성장된다. 그리고 나서, SiGe 버퍼층의 가장 높은 게르마늄 농도에 해당하는 일정한 게르마늄 농도를 갖는 이완된(relaxed) SiGe 층이 SiGe 버퍼층 위에 형성된다. 그 후에 스트레인드 실리콘층이 그 위에 형성된다.
이 기술에서는 한편으로 고품질의 스트레인드 실리콘 구조를 얻으려는 요구 와 다른 한편으로 고효율의 생산성을 얻으려는 요구가 대립한다. 왜냐하면 고품질을 위해서는 시간이 걸리는 공정 단계들이 필요하기 때문이다.
SGOI(silicon-germanium-on-insulator) 구조를 제조하는 다른 방법에서는, 실리콘 지지 기판 위에 형성된 이완된(relaxed) SiGe 층이 이른바 스마트컷
Figure 112005058840813-PAT00001
(SmartCut
Figure 112005058840813-PAT00002
) 기술에 의해 기판으로부터 절단된다. 그 후에, 스트레인드 에피택셜 실리콘이 절단된 SiGe층 위에 형성된다. 이러한 SGOI 층의 제조는 또한 시간이 걸리고 복잡한데 SiGe층의 형성이 각각의 새로운 웨이퍼 제품에 대하여 반복되어야 하기 때문이다. 이것은 각 새로운 구조에 대하여 적어도 두 번의 에피택시가 필요한 것을 의미한다.
위의 기술들은 복잡한 공정 단계들의 반복이 필요한 것 이외에 일부분이 절단된 원래의 기판을 재활용하는데 어려움이 있다. 원래의 기판을 다시 한번 적용할 수 있는 상태로 만들기 위하여 화학적 기계적 연마 단계 및/또는 화학적 식각 공정이 적용되어야 한다. 재사용을 위하여 웨이퍼 표면의 거칠기를 줄이고 웨이퍼의 에지에 형성된 단차 프로파일을 제거하기 위하여, 원래의 웨이퍼의 두께는 시간이 걸리는 단계를 통하여 신중하게 감소되어야 한다. 더욱이 식각 단계는 점진적으로 변하는 조성을 갖는 SiGe층과 그 아래의 실리콘 기판 사이의 계면을 인식하기에 충분한 정도로 선택적이지 않으므로 화학적 식각만 적용하는 것은 어렵다. 따라서 화학적 식각을 대체하거나 보충하는 것으로서 화학적 기계적 연마를 적용하는 것이 필요한데 이것은 재현성과 효율이 떨어진다.
재생하는 동안 재생층 아래에 층을 보호하기 위하여 정지층과 같은 보호층을 사용하는 방법이 WO 2004 019 404에 기술되어 있다. 비록 그러한 정지층이 도너(donor) 또는 지지 기판 위의 SiGe 버퍼층을 보호하는데 사용될 수 있지만, 이 방법은 현재 기술과 관련된 모든 문제를 풀 수는 없다.
특히, 복합 기술 단계들의 주제가 되어 온 SiGe 버퍼층은 전위의 소스를 형성하므로, 새로운 사용가능한 도너 웨이퍼를 형성하고 고품질의 스트레인드 실리콘층의 형성의 좋은 기초가 되기 위하여 전위의 밀도가 크게 줄어든 상태를 얻기 위하여 장시간의 에피택시가 필요하다.
다른 접근 방법에서, 스트레인드 실리콘층을 위한 좋은 기초를 마련하기 위하여 이완된 SiGe 층의 일부분만 다른 기판에 옮겨지고 그 위에서 더 성장된다. 이 기술에 의하여 더 이상의 버퍼층의 형성은 배제될 수 있고 공정의 효율이 증가되고 버퍼층에 의한 전위가 형성될 위험이 제거될 수 있다.
그러나 앞에서 언급한 바와 같이, 반복되는 옮겨진 SiGe 층 위의 SiGe 에피택시는 조절이 어려워 그러한 공정의 효율이 나빠진다. 예를 들면, SiGe 에피택셜 증착 전의 SiGe 층 표면의 전처리는 통상 스트레인드 실리콘 증착보다 더 어렵다.
따라서 본 발명의 목적은 이 방법에서 사용되는 도너 또는 지지 기판이 높은 재현성을 갖고 재생될 수 있는, 스트레인드 실리콘층을 갖는 구조의 효율적인 제조 방법과 이 방법의 중간 생성물을 제공하는 것이다.
본 발명의 목적을 해결하기 위하여 스트레인드 실리콘층을 갖는 웨이퍼 구조 를 제조하는 방법은 지지 기판을 포함하고 상부에 스트레인드 실리콘 모델층을 갖는 원형 웨이퍼를 제공하는 단계; 상기 스트레인드 실리콘 모델층 위에 이완된 보조 SiGe 층을 에피택시로 성장시키는 단계; 상기 보조 SiGe 층 위에 스트레인드 실리콘 실용층을 에피택시로 성장시키는 단계; 및 상기 보조 SiGe 층에 생성된 예정된 절단 영역에서 구조를 절단하는 단계를 포함한다.
본 발명의 개념에 따르면, 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법은 두 주요 단계를 포함한다: 실용 구조를 위한 모델을 형성하는 원형 웨이퍼를 제조하는 단계와 스트레인드 실리콘 실용층을 형성하는 것에 의하여 원형 웨이퍼의 스트레인드 실리콘 모델층의 특성을 복사 또는 복제함으로써 실용 구조를 형성하는 단계. 이 발명의 방법을 사용하면, 스트레인드 실리콘층 사이에서 보조 SiGe 층을 전달층으로 사용하여 스트레인드 실리콘 모델층의 특성은 스트레인드 실리콘 실용층으로 직접 전달될 수 있다. 스트레인드 실리콘 모델층, 보조 SiGe 층 및 스트레인드 실리콘 실용층의 단순한 연속에 의하여, 스트레인드 실리콘 실용층이 매우 짧은 시간에 고품질로 형성될 수 있다. 나아가 구조의 원형 웨이퍼 부분으로부터 실용 구조를 절단하는 것과 그 후에 양쪽 구조를 개별적으로 진행하는 것은 상대적으로 용이하다.
본 발명의 바람직한 실시예에 의하면, 본 발명의 방법은 다음의 단계를 더 포함한다: 절단하는 단계 후에 상기 스트레인드 실리콘 실용층으로부터 남아있는 보조 SiGe 층부분을 제거하는 단계. 이 단계는 절단된 실용 구조를 재활용할 수 있도록 한다. 이완된 보조 SiGe 층과 스트레인드 실리콘 실용층 사이의 높은 식각 선 택비 때문에 실용 구조를 재활용하는 것은 매우 원만하다.
본 발명의 유리한 예에서, 보조 SiGe 층이 그 위에 형성되기 전에 스트레인드 실리콘 모델층이 에피택시로 더 형성된다. 더 성장된 스트레인드 실리콘층은 불완전한 식각 선택비로부터 야기되는 재생 단계 동안의 스트레인드 실리콘층의 두께의 손실을 보상할 수 있다.
본 발명의 다른 바람직한 실시예에서, 본 발명의 방법은 다음의 단계를 더 포함한다: 그 안에 소정의 절단 영역을 형성하기 위하여 상기 보조 SiGe 층을 임플란테이션하는 단계. 임플란테이션은 충격파 또는 다른 힘들을 매우 효과적으로 사용하는 것에 의하여 기계적으로, 열적으로 절단될 수 있는 잘 정의된 소정의 절단 영역을 형성할 수 있다.
본 발명의 다른 예에 의하면, 본 발명의 방법은 다음의 단계를 더 포함한다: 상기 스트레인드 실리콘 실용층 위에 제 2 웨이퍼를 접착하는 단계. 제 2 웨이퍼는 절단 단계 동안 스트레인드 실리콘 실용층에 좋은 안정성을 제공하고 더 나아가는 사용을 위하여 스트레인드 실리콘 실용층을 위한 좋은 토대를 형성한다.
본 발명의 방법이 다음의 단계를 포함하는 것은 더욱 유리하다: 상기 절단 단계 전에 상기 스트레인드 실리콘 실용층 위에 SiGe 실용층을 성장시키는 단계. 이 방법에 의하여 절단 단계 후에 SGOI(silicon-germanium-on-insulator) 실용 구조가 형성될 수 있다.
본 발명의 다른 예에서, 본 발명의 방법은 다음의 단계를 더 포함한다: 상기 SiGe 실용층 위에 제 2 웨이퍼를 접착하는 단계. 제 2 웨이퍼는 나중의 실용 구조 의 좋은 토대를 형성하고 절단 단계 동안 좋은 안정성을 제공할 수 있다.
바람직하게는, 원형 웨이퍼를 제공하는 단계는 실리콘 지지 기판, 적어도 하나의 절연층 및 상기 절연층 바로 위의 스트레인드 실리콘 모델층으로 구성되는 SOI 구조를 제공하는 것을 포함한다. 이 구조는 위에 기술된 바와 같은 일반적인 방법으로 오직 한번 형성되고 스트레인드 실리콘 모델층의 특성을 복사하기 위한 모델로서 여러 번 공급될 수 있다.
본 발명의 다른 예에서, 원형 웨이퍼를 제공하는 것은 실리콘 지지 기판, 적어도 하나의 절연층, SiGe 층 및 스트레인드 실리콘 모델층으로 구성되는 SGOI 구조를 제공하는 것을 포함한다. 이 구조는 또한 상기 스트레인드 실리콘 모델층의 스트레인이 상기 SiGe 층의 게르마늄 농도에 의존하는 일반적인 방법으로 형성될 수 있다. 이 구조는 오직 한번 형성되고 스트레인드 실리콘 모델층의 특성을 복사 또는 복제하기 위하여 여러 번 공급될 수 있다.
본 발명의 방법은 다음 단계를 포함하면 더욱 유리하다: 상기 절단 단계 후에 상기 스트레인드 실리콘 모델층으로부터 남아있는 보조 SiGe 층 부분을 제거하는 단계. 이것은 절단 단계 후에 원형 웨이퍼를 재활용할 수 있게 한다. 스트레인드 실리콘 실용층으로부터 보조 SiGe 층을 제거하는 것은 이들 층 사이의 식각 선택비가 양호하기 때문에 매우 원만하다.
본 발명의 목적은 다음을 포함하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 중간 생성물에 의하여 더욱 해결될 수 있다: 지지 기판 및 스트레인드 실리콘 모델층을 포함하는 원형 웨이퍼; 상기 스트레인드 실리콘 모델층 위 에 있고, 그 안에 소정의 절단 영역이 형성되어 있는 이완된 보조 SiGe 층; 및 상기 보조 SiGe 층 위의 스트레인드 실리콘 실용층을 포함하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 중간 생성물. 상기 SiGe 보조층의 두께는 임플란테이션과 절단에 의해 유도되는 결함을 포함하기에 충분하여야 하며, 전형적으로 > 200 nm이다.
상기 중간 생성물에서, 상기 스트레인드 실리콘 모델층의 특성은 상기 스트레인드 실리콘 실용층에 직접적으로 전달되거나 복사된다. 상기 중간 생성물은 절단 후에 상기 스트레인드 실리콘 실용층이 상기 원형 웨이퍼로부터 독립적으로 사용될 수 있도록 상기 이완된 보조 SiGe 층에 형성된 소정의 절단 영역을 따라 쉽게 절단될 수 있는 구조를 형성한다.
본 발명의 또 다른 실시예에서, 상기 중간 생성물은 상기 스트레인드 실리콘 실용층 위에 접착된 제 2 웨이퍼를 포함한다. 제 2 웨이퍼는 절단 단계 동안 및/또는 절단 단계 후에 상기 스트레인드 실리콘 실용층을 위한 좋은 지지를 형성할 수 있다.
본 발명의 또 다른 유리한 예에서, 상기 중간 생성물은 상기 스트레인드 실리콘 실용층 위에 SiGe 실용층을 더 포함한다. 이 구조에 의해 절단 단계 후에 SGOI(silicon-germanium-on-insulator) 실용 구조가 형성될 수 있다.
바람직하게, 상기 중간 생성물은 상기 스트레인드 실리콘 모델층과 상기 보조 SiGe 층 사이에 더 성장된 스트레인드 실리콘층을 더 포함한다. 더 성장된 스트레인드 실리콘층은 상기 원형 웨이퍼의 재생 단계 동안 상기 스트레인드 실리콘 모 델층의 두께의 변화를 보상하는 것을 도울 수 있다.
본 발명의 바람직한 다른 예에 의하면, 상기 원형 웨이퍼는 실리콘 지지 기판, 적어도 하나의 절연층 및 스트레인드 실리콘 모델층으로 구성되는 SOI 웨이퍼이다. 이 형태의 원형 웨이퍼는 일반적인 방법으로 오직 한번 형성되고, 본 발명 구조의 스트레인드 실리콘 모델층의 특성을 스트레인드 실리콘 실용층으로 그 정보를 복사하기 위하여 여러 번 사용될 수 있다.
본 발명의 또 다른 예에서, 상기 원형 웨이퍼는 실리콘 지지 기판, 적어도 하나의 절연층, SiGe 층 및 스트레인드 실리콘 모델층으로 구성되는 SGOI 웨이퍼이다. 이러한 원형 웨이퍼의 스트레인드 실리콘 모델층의 특성은 원형 웨이퍼의 SiGe 층의 게르마늄 함량에 의하여 조절될 수 있다. 이 형태의 원형 웨이퍼는 오직 한번 생성되고, 스트레인드 실리콘 실용층을 형성하는 것에 의하여 스트레인드 실리콘 모델층의 특성을 복제하는데 매우 자주 사용될 수 있다.
본 발명의 더욱 완전한 이해를 위하여, 첨부된 도면에 자세하게 도시되고 발명의 예로서 아래 기술된 실시예를 참조해야 할 것이다.
도 1을 참조하면, 도 1은 SOI의 원형 웨이퍼(4)의 단면을 개략적으로 보여준다. 원형 웨이퍼(4)는 실리콘 기판(1)과 그 위에 형성되고 상부에 스트레인드 실리콘 모델층(3)을 갖는 절연층(2)으로 구성된다. 실리콘 기판(1)은 절연층(2)과 스트레인드 실리콘층(3)을 지지한다. 절연층(2)은 도시한 예에서 실리콘 다이옥사이드로 구성되며, 발명의 다른 예에서 실리콘 나이트라이드 또는 다른 절연물질이나 절연 물질들을 포함하여 구성될 수 있다.
스트레인드 실리콘 모델층(3)은 예를 들면 스마트컷 공정에 의하여 원형 웨이퍼(4) 위에 형성되어 왔다. 선택적으로, 스트레인드 실리콘층(3)은 발명의 다른 예에서 알려진 다른 방법에 의하여 형성될 수 있다.
도 2는 실리콘 기판(1), 절연층(2) 및 상부에 스트레인드 실리콘 모델층(3)을 갖는 SiGe층(5)으로 구성되는 다른 원형 웨이퍼(6)의 단면을 개략적으로 보여준다. 이완된 SiGe 층(5)의 게르마늄 함유량은 이완된 SiGe 층(5) 상부의 스트레인드 실리콘 모델층(3)의 스트레인을 결정한다. 원형 웨이퍼(6)는 이른바 스마트컷 공정을 사용하거나 또는 다른 알려진 기술의 공정을 사용하여 형성될 수 있다.
도 3은 더 성장된 스트레인드 실리콘 모델층(7)을 형성한 후의 도 1의 원형 웨이퍼(4)를 개략적으로 보여준다. 더 성장된 스트레인드 실리콘 모델층(7)의 특성은 스트레인드 실리콘 모델층(3)의 특성에 맞추어진다. 더 성장된 스트레인드 실리콘 모델층(7)은 스트레인드 실리콘 모델층(3)의 두께를 효과적으로 증가시켜 나중에 원형 웨이퍼를 재생하는 동안 손실되는 두께를 보상한다.
도 4는 더 성장된 스트레인드 실리콘 모델층(7) 위에 이완된 보조 SiGe 층(8)을 형성한 후의 도 3의 구조를 개략적으로 보여준다. 이완된 보조 SiGe 층(8)은 예에서 일정한 게르마늄 함유량을 보여주었다.
도 5는 이완된 보조 SiGe 층 위에 스트레인드 실리콘 실용층(11)을 형성한 후의 도 4의 구조를 개략적으로 보여준다. 스트레인드 실리콘 실용층(11)은 스트레인드 실리콘 모델층(7)의 스트레인 특성에 맞추어지는 스트레인 특성을 가진다. 스트레인드 실리콘 모델층(7과 11)의 성질은 스트레인드 실리콘 모델층(7과 11) 사이 의 이완된 보조 SiGe 층에 의해 복사 또는 복제된다. 도 5는 원형 웨이퍼(4), 그 안에 형성된 예정 절단 영역(9)를 포함하고, 상부에 스트레인드 실리콘 실용층(11)을 갖는 이완된 보조 SiGe 층(8)으로 구성된 본 발명의 중간 생성물을 보여준다.
도 6은 임플란테이션 단계 중의 도 5의 구조를 개략적으로 보여준다. 임플란테이션 단계에서 이완된 보조 SiGe 층(8)의 특정 깊이에 종(species)(10)이 주입되어 예정 절단 영역(9)를 형성한다. 예정 절단 영역(9)에서 SiGe 층의 구조는 약화되고 따라서 예정 절단 영역에서 도 6의 구조를 얇은 층으로 쪼개기 위하여 기계적인 힘, 열 작용 또는 충격파 등이 가해질 수 있다.
도 7은 스트레인드 실리콘 실용층(11) 위에 SiGe 실용층(12)을 형성한 후의 도 6의 구조를 개략적으로 보여준다. SiGe 실용층(12)은 나중에 스트레인드 실리콘 실용층(11)과 함께 SGOI(silicon-germanium-on-insulator) 실용 구조와 같은 실용 구조의 적어도 일 부분을 형성한다.
도 8은 SiGe 실용층 위에 제 2 웨이퍼(13)가 접착된 도 7의 구조를 개략적으로 보여준다. 제 2 웨이퍼(13)는 도 8의 구조를 절단하는 동안 SiGe 실용층(12)과 스트레인드 실리콘 실용층(11)에 대한 지지를 형성하고 그 후에 SiGe 실용층(12)과 스트레인드 실리콘 실용층(11)에 대한 훌륭한 전달자가 된다.
도 8의 구조는 접착 단계 후에 예를 들면 기계적인 힘, 열 작용, 충격파, 또는 그러한 작용의 조합에 의하여 절단된다. 도 8의 구조는 예정 절단 영역(9)를 따라 절단되어 도 9 또는 도 11에 보인 구조가 된다.
도 9는 절단 단계 후의 도 8의 구조에서 하나의 절단 부분을 개략적으로 보 여준다. 제 1 절단 부분은 제 2 웨이퍼(13), SiGe 실용층(12), 스트레인드 실리콘 실용층(11)과 남아있는 이전의 이완된 보조 SiGe 층(8) 부분(14)으로 구성된다. 비록 도 9에 보인 남은 부분(14)의 표면이 비교적 편평하여도, 표면은 매우 거칠 수 있다. 따라서 적어도 남은 부분(14)의 표면을 편평하게 하는 것이 유리하다. 거친 표면 구조는 화학적 기계적 연마 단계 또는 선택적인 화학적 식각 또는 이 방법들의 조합에 의하여 제거될 수 있다.
도 10은 남아있는 이전의 이완된 보조 SiGe 층(8) 부분(14)을 제거한 후의 도 9의 구조를 개략적으로 보여준다. 남은 부분(14)은 예에서 이전의 이완된 보조 SiGe 층(8)과 스트레인드 실리콘 실용층(11)의 물질 사이에 약 1:30의 높은 선택비를 갖는 화학적 식각 단계에 의해 제거되며, 이때 예를 들면 각 농도비가 4/3/0.25인 CH3COOH/H2O2/H2O 용액 또는 각 농도비가 1/1/5인 NH4OH/H2O2/H2O 용액을 사용할 수 있다.
도 11은 절단 후의 도 8의 구조의 다른 부분을 개략적으로 보여준다. 도 11의 구조는 실리콘 지지 기판(1), 절연층(2), 스트레인드 실리콘 모델층(3), 더 성장된 스트레인드 실리콘 모델층(7)과 이전의 이완된 보조 SiGe 층(8)의 나머지 부분(15)으로 구성된다. 남은 부분(14)에 관하여 위에서 언급한 바와 같이, 남은 부분(15)의 표면은 또한 비교적 거칠 수 있으므로 적어도 이 층(15)의 표면의 재생이 필요하다.
도 12는 남아있는 이전의 이완된 보조 SiGe 층(8) 부분(15)이 제거되는 재생 단계 후의 도 11의 구조를 개략적으로 보여준다. 남은 부분(15)은 바람직하게는 이전의이완된 보조 SiGe 층(8)과 스트레인드 실리콘 실용층(11)의 물질 사이에 약 1:30의 높은 선택비를 갖는 화학적 식각 단계에 의해 제거된다. 그 후 도 12의 구조는 스트레인드 실리콘 모델층(3)의 특성을 복사하는 전체 공정을 반복하기 위하여 도 4에 보이는 바와 같이 새로운 이완된 보조 SiGe 층을 그 위에 형성하는데 다시 사용될 수 있다.
비록 도 3 내지 도 12에 나타낸 본 발명의 방법의 단계들이 도 1의 원형 웨이퍼(4)에 실행되는 것으로 기술되었으나, 이 단계들은 또한 도 2의 원형 웨이퍼(6) 또는 적어도 지지 기판과 본 발명의 의미에서 스트레인드 실리콘 모델층으로 사용될 수 있는 스트레인드 실리콘층을 갖는 다른 원형 웨이퍼에 적용될 수 있다.
본 발명은 실용 구조를 위한 모델을 형성하는 원형 웨이퍼를 제조하는 단계와 스트레인드 실리콘 실용층을 형성하는 단계에 의하여 원형 웨이퍼의 스트레인드 실리콘 모델층의 특성을 복사 또는 복제함으로써 실용 구조를 형성한다. 이 방법을 사용하면, 스트레인드 실리콘층 사이에서 보조 SiGe 층을 전달층으로 사용하여 스트레인드 실리콘 모델층의 특성은 스트레인드 실리콘 실용층으로 직접 전달될 수 있다. 스트레인드 실리콘 모델층, 보조 SiGe 층 및 스트레인드 실리콘 실용층의 단순한 연속에 의하여, 스트레인드 실리콘 실용층이 매우 짧은 시간에 고품질로 형성될 수 있다. 나아가 구조의 원형 웨이퍼 부분으로부터 실용 구조를 절단하는 것과 그 후에 양쪽 구조를 개별적으로 진행하는 것은 상대적으로 용이하다.

Claims (16)

  1. 스트레인드 실리콘층을 갖는 웨이퍼 구조의 제조 방법에 있어서,
    지지 기판(1)을 포함하고 상부에 스트레인드 실리콘 모델층(3)을 갖는 원형 웨이퍼(4,6)를 제공하는 단계;
    상기 스트레인드 실리콘 모델층(3) 위에 이완된 보조 SiGe 층(8)을 에피택시로 성장시키는 단계;
    상기 보조 SiGe 층(8) 위에 스트레인드 실리콘 실용층(11)을 에피택시로 성장시키는 단계; 및
    상기 보조 SiGe 층(8)에 생성된 소정의 절단 영역(9)에서 상기 구조를 절단하는 단계를 포함하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  2. 제 1항에 있어서, 상기 절단하는 단계 후에 상기 스트레인드 실리콘 실용층(11)으로부터 상기 보조 SiGe 층(8)의 남아있는 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 보조 SiGe 층(8)이　그 위에 성장하기　전에　상기 스트레인드 실리콘 모델층(3)이 에피택시로 더 성장되는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  4. 제 1항 내지 제 3항의 어느 한 항에 있어서, 상기 소정의 절단 영역(9)을 그 안에 생성하기 위하여 상기 보조 SiGe 층(8)을 임플란트하는 단계를 더 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  5. 제 1항 내지 제 4항의 어느 한 항에 있어서, 상기 스트레인드 실리콘 실용층(11) 위에 제 2 웨이퍼를 접착하는 단계를 더 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  6. 제 1항 내지 제 4항의 어느 한 항에 있어서, 상기 절단하는 단계 전에 상기 스트레인드 실리콘 실용층(11) 위에 SiGe 실용층(12)을 성장하는 단계를 더 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  7. 제 6항에 있어서, 상기 SiGe 실용층(12) 위에 제 2 웨이퍼를 접착하는 단계를 더 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  8. 제 1항 내지 제 7항의 어느 한 항에 있어서, 상기 원형 웨이퍼(6)를 제공하는 단계는 실리콘 지지 기판(1), 적어도 하나의 절연층(2) 및 상기 절연층(2) 바로 위의 상기 스트레인드 실리콘 모델층(3)으로 구성되는 SOI 구조를 제공하는 것을 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  9. 제 1항 내지 제 7항의 어느 한 항에 있어서, 상기 원형 웨이퍼(6)를 제공하는 단계는 실리콘 지지 기판(1), 적어도 하나의 절연층(2), SiGe 층(5) 및 상기 스트레인드 실리콘 모델층(3)으로 구성되는 SGOI 구조를 제공하는 것을 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  10. 제 1항 내지 제 9항의 어느 한 항에 있어서, 상기 절단 단계 후에 상기 스트레인드 실리콘 모델층(3)으로부터 상기 보조 SiGe 층(8)의 남아 있는 부분을 제거하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하는 방법.
  11. 지지 기판(1) 및 스트레인드 실리콘 모델층(3)을 포함하는 원형 웨이퍼(4,6);
    상기 스트레인드 실리콘 모델층(3) 위에 있고, 그 안에 소정의 절단 영역(9)이 형성되어 있는 이완된 보조 SiGe 층(8); 및
    상기 보조 SiGe 층(8) 위의 스트레인드 실리콘 실용층(11)을 포함하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 중간 생성물.
  12. 제 11항에 있어서, 상기 중간 생성물은 상기 스트레인드 실리콘 실용층(11) 위의 SiGe 실용층(12)을 더 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 중간 생성물.
  13. 제 11항 또는 제 12항에 있어서, 상기 중간 생성물은 상기 스트레인드 실리콘 실용층(11) 또는 상기 SiGe 실용층(12) 위에 접착된 제 2 웨이퍼(13)를 더 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 중간 생성물.
  14. 제 11항 내지 제 13항의 어느 한 항에 있어서, 상기 중간 생성물은 상기 스트레인드 실리콘 모델층(3)과 상기 보조 SiGe 층(8) 사이에 더 성장된 스트레인드 실리콘 모델층(7)을 더 포함하는 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 중간 생성물.
  15. 제 11항 내지 제 14항의 어느 한 항에 있어서, 상기 원형 웨이퍼(4)는 실리콘 지지 기판(1), 적어도 하나의 절연층(2) 및 상기 스트레인드 실리콘 모델층(3)으로 구성되는 SOI 웨이퍼인 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 중간 생성물.
  16. 제 11항 내지 제 14항의 어느 한 항에 있어서, 상기 원형 웨이퍼(6)는 실리콘 지지 기판(1), 적어도 하나의 절연층(2), SiGe 층 및 상기 스트레인드 실리콘 모델층(3)으로 구성되는 SGOI 웨이퍼인 것을 특징으로 하는 스트레인드 실리콘층을 갖는 웨이퍼 구조를 제조하기 위한 중간 생성물.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
FR2861497B1 (fr) 2003-10-28 2006-02-10 Soitec Silicon On Insulator Procede de transfert catastrophique d'une couche fine apres co-implantation
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2902233B1 (fr) * 2006-06-09 2008-10-17 Soitec Silicon On Insulator Procede de limitation de diffusion en mode lacunaire dans une heterostructure
FR2947098A1 (fr) * 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
CN103165420B (zh) * 2011-12-14 2015-11-18 中国科学院上海微系统与信息技术研究所 一种SiGe中嵌入超晶格制备应变Si的方法
US8946054B2 (en) 2013-04-19 2015-02-03 International Business Machines Corporation Crack control for substrate separation
RU2546858C1 (ru) * 2013-11-29 2015-04-10 Юрий Георгиевич Шретер Способ изготовления полупроводниковых приборных структур, основанный на клонировании исходных подложек (варианты)
FR3051595B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
CN106098608B (zh) * 2016-06-20 2018-11-16 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的SiN埋绝缘层上晶圆级单轴应变SiGe的制作方法
CN106098611B (zh) * 2016-06-20 2019-01-08 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的晶圆级单轴应变sgoi的制作方法
CN106067441B (zh) * 2016-06-20 2019-01-29 西安电子科技大学 基于非晶化与尺度效应的晶圆级单轴应变sgoi的制作方法
CN105938814B (zh) * 2016-06-20 2018-09-11 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的AlN埋绝缘层上晶圆级单轴应变Si的制作方法
CN106098612B (zh) * 2016-06-20 2020-01-31 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的SiN埋绝缘层上晶圆级单轴应变Ge的制作方法
CN106098610B (zh) * 2016-06-20 2019-01-08 西安电子科技大学 基于氮化硅应力薄膜与尺度效应的AlN埋绝缘层上晶圆级单轴应变Ge的制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4804633A (en) 1988-02-18 1989-02-14 Northern Telecom Limited Silicon-on-insulator substrates annealed in polysilicon tube
JP2752799B2 (ja) 1991-03-27 1998-05-18 三菱マテリアル株式会社 Ｓｏｉ基板の製造方法
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5788763A (en) * 1995-03-09 1998-08-04 Toshiba Ceramics Co., Ltd. Manufacturing method of a silicon wafer having a controlled BMD concentration
FR2777115B1 (fr) 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
JP3927778B2 (ja) 2001-07-09 2007-06-13 住友電気工業株式会社 エピタキシャルウエハとその製造方法
JP2003158250A (ja) * 2001-10-30 2003-05-30 Sharp Corp ＳｉＧｅ／ＳＯＩのＣＭＯＳおよびその製造方法
US6805962B2 (en) * 2002-01-23 2004-10-19 International Business Machines Corporation Method of creating high-quality relaxed SiGe-on-insulator for strained Si CMOS applications
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
EP1532677B1 (en) * 2002-08-26 2011-08-03 S.O.I.Tec Silicon on Insulator Technologies Recycling a wafer comprising a buffer layer, after having taken off a thin layer therefrom
AU2003270040A1 (en) * 2002-08-29 2004-03-19 Massachusetts Institute Of Technology Fabrication method for a monocrystalline semiconductor layer on a substrate
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same

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