KR20060052300A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20060052300A
KR20060052300A KR1020050102176A KR20050102176A KR20060052300A KR 20060052300 A KR20060052300 A KR 20060052300A KR 1020050102176 A KR1020050102176 A KR 1020050102176A KR 20050102176 A KR20050102176 A KR 20050102176A KR 20060052300 A KR20060052300 A KR 20060052300A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor device
product information
information
case
Prior art date
Application number
KR1020050102176A
Other languages
English (en)
Inventor
요시유끼 다니가와
다마끼 와다
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20060052300A publication Critical patent/KR20060052300A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/02Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54406Marks applied to semiconductor devices or parts comprising alphanumeric information
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486Located on package parts, e.g. encapsulation, leads, package substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01063Europium [Eu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Credit Cards Or The Like (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 장치의 수율의 향상을 도모한다. 이를 위해, 반도체 칩이 탑재된 부품 탑재면을 갖고, 또한 복수의 접속 리드(3d)가 설치된 기판(3)과, 기판(3)의 상기 부품 탑재면을 덮도록 씌워지고, 또한 제1 본체부와 이보다 두꺼운 제2 본체부(1h)를 구비한 수지제의 캡(1)을 갖고 있고, 캡(1)의 제2 본체부(1h)의 표면측에 제품 정보가 각인(1d)되어 있음으로써, 잉크 마크에 의한 제품 정보의 표시를 행하지 않아도 되기 때문에, 잉크 번짐 등으로 인한 마크 불량의 발생을 방지할 수 있고, 메모리 카드(반도체 장치)(7)의 수율의 향상을 도모할 수 있다.
반도체 장치, 메모리 카드, 마크 불량, 사출 성형, 다이본딩

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
도 1은 본 발명의 실시 형태 1의 반도체 장치의 표면의 구조의 일례를 도시한 평면도.
도 2는 도 1에 도시한 반도체 장치의 이면의 구조의 일례를 도시한 이면도.
도 3은 도 1에 도시한 Y-Y선을 따라 절단한 구조를 도시한 단면도.
도 4는 도 1에 도시한 X-X선을 따라 절단한 구조를 도시한 단면도.
도 5는 본 발명의 실시 형태 1의 변형예의 반도체 장치의 표면의 구조를 도시한 평면도.
도 6은 도 1에 도시한 반도체 장치의 이면에 시일을 접착한 구조의 일례를 도시한 이면도.
도 7은 도 6에 도시한 Y-Y선을 따라 절단한 구조를 도시한 단면도.
도 8은 도 6에 도시한 X-X선을 따라 절단한 구조를 도시한 단면도.
도 9는 도 1에 도시한 반도체 장치의 기판 상의 칩 레이아웃의 일례를 도시한 평면도.
도 10은 도 1에 도시한 반도체 장치에 조립되는 기판과 밀봉체의 내부의 구조의 일례를 도시한 단면도.
도 11은 본 발명의 실시 형태 1의 반도체 장치의 조립의 와이어 본딩까지의 조립 수순의 일례를 도시한 프로세스 플로우도.
도 12는 본 발명의 실시 형태 1의 반도체 장치의 조립의 와이어 본딩 후의 조립 수순의 일례를 도시한 프로세스 플로우도.
도 13은 도 1에 도시한 반도체 장치의 캡(케이스 본체)의 형성시에 행해지는 사출 성형의 원리의 일례를 도시한 단면도.
도 14는 본 발명의 실시 형태 2의 반도체 장치의 구조의 일례를 도시한 단면도.
도 15는 본 발명의 실시 형태 3의 반도체 장치의 표면의 구조의 일례를 도시한 평면도.
도 16은 도 15에 도시한 Y-Y선을 따라 절단한 구조를 도시한 단면도.
도 17은 도 15에 도시한 X-X선을 따라 절단한 구조를 도시한 단면도.
도 18은 도 17에 도시한 구조의 기판 부분의 구조의 일례의 상세 내용을 도시한 단면도.
도 19는 도 18에 도시한 A부의 구조를 확대하여 도시한 부분 확대 단면도.
<도면의 주요부분에 대한 부호의 설명>
1: 캡(케이스 본체)
1a: 제1 본체부
1b: 표면
1c: 이면
1d: 각인
1e: 캐비티부
1f: 오목부
1g: 인쇄
1h: 제2 본체부
2: 시일
3: 기판
3a: 부품 탑재면
3b: 이면
3c: 레지스트막(절연막)
3d: 접속 리드(외부 단자)
3e: 배선부
3f: 기재
3g: 실크 인쇄막(코팅막)
3h: 색조 차 문자
4: 반도체 칩
4a: 주면
5: 와이어
6: 밀봉체
7: 메모리 카드(반도체 장치)
8a, 8b: 반도체 웨이퍼
9: 반도체 칩
9a: 주면
10: 다수개 수용 기판
11: 금형
11a: 캐비티
11b: 볼록부
12: 실린더
13: 사출 램
14: 호퍼
15: 노즐
16: 성형 수지
17: 플라즈마
18: 블레이드
19: 칩 컨덴서
20: 메모리 카드(반도체 장치)
21: 표면측 캡(제1 케이스 본체)
21a: 제1 본체부
21b: 제2 본체부
21c: 각인
22: 이면측 캡(제2 케이스 본체)
22a: 제1 본체부
22b: 제2 본체부
23, 24: IC 패키지
25: 메모리 카드(반도체 장치)
[특허 문헌 1] 일본 특허 공개 2000-326668호 공보 (도 2)
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로서, 특히, 반도체 메모리 카드(이하, 단순히 메모리 카드라 함)에 적용하기에 유효한 기술에 관한 것이다.
종래의 성형 카드 및 성형 카드 기재의 제조 방법에서는, 사출 성형에 의해 형성되는 성형 카드에서, 기재 표면 또는 기재 이면에 카드 식별용의 문자, 숫자, 마크, 기호 및 모양 중 적어도 1개가 볼록형 또는 오목형으로 형성되어 있다(예를 들면, 특허 문헌 1 참조).
멀티미디어 카드(미국 선디스크사)나 SD 카드(파나소닉, 도시바, 선디스크) 등과 같은 메모리 카드는, 그 내부의 반도체 메모리 칩에 정보를 기억하는 기억 장 치의 하나이다. 이 메모리 카드에서는, 반도체 메모리 칩에 형성된 비휘발성 메모리에 대하여 정보를 직접적, 또한, 전기적으로 액세스하는 점에서, 기계계의 제어가 없는 만큼, 다른 기억 장치에 비하여 기입, 판독의 시간이 빠르고, 또한 기억 매체의 교환이 가능하다.
또한, 형상이 비교적 소형으로 가벼운 점에서, 주로 휴대형 퍼스널 컴퓨터, 휴대 전화 또는 디지털 카메라 등과 같은 가반성이 요구되는 기기의 보조 기억 장치로서 사용되고 있다.
또한, 메모리 카드는, 주로 반도체 메모리 칩(이하, 반도체 칩이라고도 함)을 탑재한 기판과, 반도체 칩을 덮는 캡(케이스 본체)으로 구성되어 있는데, 얇은 카드형이기 때문에, 캡의 재료로서, 강도가 비교적 높고, 또한 변형을 방지할 수 있는 수지재를 이용하는 경우가 많다.
한편, 메모리 카드는, 그 사용 상황에서 상기 기기의 커넥터에 삽입하여 사용함과 아울러, 빼고 꽂기를 반복하게 된다. 이때, 메모리 카드의 엣지가 커넥터와 스치기 때문에, 캡에 딱딱한 재료의 수지를 이용하면, 커넥터측의 수지가 마모한다. 따라서, 캡의 재료로서는, 어느 정도, 강도(경도)를 유지하면서, 부드러운 탄력성을 갖는 수지를 사용해야 한다.
본 발명자는, 박형이고, 또한 캡의 재료로서 비교적 부드러운 수지를 사용해야만 하는 메모리 카드에서, 이하와 같은 문제점을 발견했다.
캡의 표면에 잉크 마크에 의해 제품 정보를 인쇄하고 있지만, 잉크의 번짐으로 인한 마크 불량이 발생하여, 메모리 카드의 수율이 저하하는 것이 문제로 된다.
또한, 잉크 마크의 공정이 있는 것 외에 추가로, 그 수율의 저하로 인해 생산 효율이 대폭 저하하는 것이 문제로 된다.
또한, 상기 특허 문헌 1에는, 캡(케이스 본체)의 재료로서, 커넥터에 대하여 빼고 꽂기를 행하기 위해 비교적 부드러운 수지를 사용하도록 하는 박형의 카드 제품에 대한 기재는 전혀 발견되지 않는다.
본 발명의 목적은, 수율의 향상을 도모할 수 있는 기술을 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 공정수의 저감화를 도모할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면에서 분명히 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
즉, 본 발명은, 반도체 칩이 탑재된 부품 탑재면을 갖고, 복수의 외부 단자가 설치된 기판과, 상기 기판의 상기 부품 탑재면을 덮도록 씌워지고, 제1 본체부와 이보다 두꺼운 제2 본체부를 구비한 수지제의 케이스 본체를 갖고, 상기 케이스 본체의 상기 제2 본체부에 제품 정보가 각인되어 있는 것이다.
또한, 본 발명은, 반도체 칩이 탑재된 부품 탑재면과 그 반대측의 이면을 갖고, 또한 복수의 외부 단자가 설치된 기판과, 상기 기판의 상기 부품 탑재면을 덮 도록 씌워진 수지제의 제1 케이스 본체와, 상기 기판의 상기 이면을 덮도록 씌워지고, 상기 제1 케이스 본체와 접합하는 수지제의 제2 케이스 본체를 갖고, 상기 제1 및 제2 케이스 본체 중, 적어도 어느 한쪽이 제1 본체부와 이보다 두꺼운 제2 본체부를 구비하고 있고, 상기 제2 본체부에 제품 정보가 각인되어 있는 것이다.
또한, 본 발명은, 반도체 칩이 탑재된 부품 탑재면과 그 반대측의 이면을 갖고, 상기 이면에 절연막이 형성되고, 또한 복수의 외부 단자가 설치된 기판과, 상기 기판의 상기 부품 탑재면을 덮도록 씌워진 수지제의 케이스 본체를 갖고, 상기 기판의 상기 이면의 상기 절연막 상에, 제품 정보를 나타내는 문자 부분에 대응하는 부분을 제외하고 코팅막이 형성되어 있고, 상기 절연막과 상기 코팅막의 색조 차에 의해 상기 제품 정보가 나타나 있는 것이다.
또한, 본 발명은, 제1 본체부와 이보다 두꺼운 제2 본체부를 구비하고, 상기 제2 본체부에, 제품 정보 중 복수의 고객에게 공통되는 공통 정보가 각인된 수지제의 케이스 본체를 준비하는 공정과, 기판의 반도체 칩이 탑재된 부품 탑재면을 상기 제1 본체부로 덮도록 상기 기판 상에 상기 케이스 본체를 씌워 상기 기판과 상기 케이스 본체를 접합하는 공정과, 상기 제품 정보 중 상기 공통 정보 이외의 고객 정보를 인쇄 또는 시일에 의해 상기 케이스 본체에 표시하는 공정을 갖는 것이다.
<발명을 실시하기 위한 최선의 형태>
이하의 실시 형태에서는 특히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이거나 이하이어도 되는 것이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시 형태 1)
도 1은 본 발명의 실시 형태 1의 반도체 장치의 표면의 구조의 일례를 도시한 평면도, 도 2는 도 1에 도시한 반도체 장치의 이면의 구조의 일례를 도시한 이면도, 도 3은 도 1에 도시한 Y-Y선을 따라 절단한 구조를 도시한 단면도, 도 4는 도 1에 도시한 X-X선을 따라 절단한 구조를 도시한 단면도, 도 5는 본 발명의 실시 형태 1의 변형예의 반도체 장치의 표면의 구조를 도시한 평면도, 도 6은 도 1에 도시한 반도체 장치의 이면에 시일을 접착한 구조의 일례를 도시한 이면도, 도 7은 도 6에 도시한 Y-Y선을 따라 절단한 구조를 도시한 단면도, 도 8은 도 6에 도시한 X-X선을 따라 절단한 구조를 도시한 단면도, 도 9는 도 1에 도시한 반도체 장치의 기판 상의 칩 레이아웃의 일례를 도시한 평면도, 도 10은 도 1에 도시한 반도체 장치에 조립되는 기판과 밀봉체의 내부의 구조의 일례를 도시한 단면도, 도 11은 본 발명의 실시 형태 1의 반도체 장치의 조립의 와이어 본딩까지의 조립 수순의 일례를 도시한 프로세스 플로우도, 도 12는 본 발명의 실시 형태 1의 반도체 장치의 조립의 와이어 본딩 후의 조립 수순의 일례를 도시한 프로세스 플로우도, 도 13은 도 1에 도시한 반도체 장치의 캡(케이스 본체)의 형성시에 행해지는 사출 성형의 원리의 일례를 도시한 단면도이다.
도 1∼도 4에 도시한 본 실시 형태 1의 반도체 장치는, 예를 들면, 정보 기기 또는 통신 기기 등과 같은 전자 장치의 보조 기억 장치로서 사용 가능한 메모리 카드(7)이다. 이 메모리 카드(7)는, 예를 들면, 평면 직사각형상의 작은 박판으로 이루어지고, 그 총 두께는, 예를 들면, 1.5 ㎜ 정도이다. 본 실시 형태 1의 메모리 카드(7)는, 예를 들면, 멀티미디어 카드라고 불리는 것이지만, 메모리 카드(7)는, 멀티미디어 카드에 한정되는 것은 아니다.
도 1∼도 4에 도시한 메모리 카드(7)의 구성에 대하여 설명하면, 반도체 집적 회로가 형성된 도 9에 도시한 반도체 칩(4, 9)과, 반도체 칩(4, 9)이 탑재된 부품 탑재면(3a)을 갖고, 또한 복수의 접속 리드(외부 단자)(3d)가 설치된 기판(3)과, 도 3에 도시한 바와 같이 기판(3)의 부품 탑재면(3a)을 덮도록 씌워지고, 또한 제1 본체부(1a)와 이보다 두꺼운 제2 본체부(1h)를 구비한 수지제의 캡(케이스 본체)(1)을 갖고 있고, 캡(1)의 제2 본체부(1h)의 표면(1b)측에 도 1, 도 3 및 도 4에 도시한 바와 같이 제품 정보가 각인(1d)되어 있다.
또한, 상기 제품 정보는, 주로, 복수의 고객에게 대하여 공통되는 공통 정보와, 고객 특유의 정보인 고객 정보로 나누어진다. 상기 공통 정보는, 예를 들면, 표준 규격명이나 제조국명 등이다. 한편, 상기 고객 정보는, 예를 들면, 고객명(메이커명), 용량 또는 제품 번호 등이다. 또한, 상기 제품 정보의 표시 형태로서는, 문자, 숫자, 마크, 기호 및 모양 등의 어느 것이어도 된다.
도 1에 도시한 메모리 카드(7)에는, 그 캡(1)의 표면(1b)에, 상기 제품 정보 중의 공통 정보만이 각인(1d)되어 있다. 즉, 「MADE IN JAPAN」(제조국명)이나 「CE」(표준 규격명)가 각인(1d)으로 나타나 있다. 여기서, CE는, 예를 들면, 유럽 연합(EU)이 정한 안전이나 건강에 관한 것으로서, 표준(안전) 규격을 만족시킨 제품에 기록되는 마크이다.
또한, 각인(1d)에 의해서만, 상기 공통 정보와 상기 고객 정보의 양자를 나타내도 된다.
또한, 본 실시 형태 1의 메모리 카드(7)는, 반도체 칩(4, 9)이 탑재되어 있는 기판(3)의 크기가, 기판(3) 상의 밀봉체(6)를 덮는 캡(1)의 크기에 비교하여 충분히 작은 경우이고, 따라서, 각인(1d)은, 캡(1)에서 기판(3)이 배치되지 않은 충분히 두꺼운 부분(제2 본체부(1h))에 행해지고 있다.
도 1에 도시한 메모리 카드(7)에서는, 기판(3)의 크기는, 캡(1)의 거의 1/2 정도이다. 따라서, 본 실시 형태 1의 메모리 카드(7)에서는, 그 캡(1)은, 반도체 칩(4, 9)이 탑재된 기판(3)이 배치되는 캐비티부(1e)를 갖는 얇은 부분인 도 3에 도시한 제1 본체부(1a)와, 제1 본체부(1a)보다 두꺼운 제2 본체부(1h)를 갖고 있 고, 이 두꺼운 부분인 제2 본체부(1h)(캡 두께 부분)의 표면(1b)에 각인(1d)되어 있다.
즉, 메모리 카드(7)는, 그 총 두께가, 예를 들면, 1.5 ㎜ 정도의 얇은 카드형의 것이기 때문에, 캡(1)을 비교적 강도가 높은 수지로 형성할 필요가 있고, 이에 의해, 메모리 카드(7) 자신의 변형을 방지하고 있다. 단, 메모리 카드(7)는, 커넥터에 대하여 빼고 꽂기를 반복하여 사용하는 것이기도 하기 때문에, 커넥터측의 수지가 마모하지 않도록 할 필요도 있고, 따라서 캡의 재료로서는, 어느 정도 강도(경도)를 유지하면서, 굽힘에 대하여 유연하고, 또한 탄력성을 갖는 수지를 사용해야만 한다.
또한, 캡(1)의 캐비티부(1e)의 깊이는, 예를 들면, 1.1 ㎜ 정도이고, 또한, 캡(1)의 이면(1c)에는, 도 2, 도 3에 도시한 바와 같이 도 6에 도시한 것 같은 두께 약 80 ㎛ 정도의 시일(2)을 접착하기 위한 깊이 약 0.1 ㎜ 정도의 오목부(1f)가 형성되어 있다. 이에 의해, 캡(1)의 제1 본체부(1a)의 두께는 약 0.3 ㎜로 된다(시일 두께를 제외함). 여기서, 메모리 카드(7)로서 그 총 두께를 두껍게 할(총 두께의 MAX 값의 규정을 초과할) 수는 없기 때문에, 각인(1d)은, 볼록 문자로 형성할 수는 없고, 오목하게 들어가게 해서 오목 문자로 형성하고 있다. 이때, 각인(1d)의 오목부는, 예를 들면, 약 0.1 ㎜이고, 두께 약 0.3 ㎜의 제1 본체부(1a)를 각인(1d)을 위해 약 0.1 ㎜ 오목하게 들어가게 하면 캡(1)의 강도가 현저히 저하하기 때문에, 제1 본체부(1a)에 각인(1d)하는 것은 곤란하다.
따라서, 본 실시 형태 1의 메모리 카드(7)에서는, 얇은 제1 본체부(1a)보다 는 충분히 두꺼운 캡 두께 부분인 제2 본체부(1h)에 제품 정보를 각인(1d)함으로써, 잉크 마크에 의한 제품 정보의 표시를 행하지 않아도 되기 때문에, 잉크 번짐 등으로 인한 마크 불량의 발생을 방지할 수 있고, 메모리 카드(7)의 수율의 향상을 도모할 수 있다.
또한, 캡(1)은, 사출 성형에 의해 형성되는 것이다. 도 13은, 사출 성형의 원리를 도시한 것으로서, 호퍼(14) 내의 성형 수지(16)를 가열된 실린더(12) 내에 사출 램(13)의 왕복 운동에 의해 보내고, 그래서 성형 수지(16)를 가열 유동화하여, 이 성형 수지(16)를 사출 램(13)에 의해 금형(11) 내에 압입하는 성형 방법으로서, 유동화된 성형 수지(16)는, 실린더(12)의 일단의 노즐(15)로부터 사출되어 금형(11)의 탕도를 지나 탕구를 통해 금형(11)의 캐비티(11a)에 들어간다.
본 실시 형태 1의 메모리 카드(7)에서는, 금형(11)의 캐비티(11a)를 형성하는 면에, 제품 정보의 형태에 대응한 볼록부(11b)가 형성되어 있고, 이 볼록부(11b)에 의해 사출 성형시에 각인(1d)도 동시에 행할 수 있다.
즉, 사출 성형에 의해 캡(1)을 형성할 때에, 동시에 각인(1d)도 행한다.
또한, 캡(1)의 재료로서, 열가소성 수지를 이용하는 것이 바람직하다. 열가소성 수지는, 굳는 것이 빠르고, 또한 상온에서 굳는다. 따라서, 이형시에는 경화하기 때문에 사출 성형에 적합하다. 또한, 어느 정도 온도가 높아지면 수지가 연화하기 때문에 리사이클로 다시 이 수지를 사용할 수 있다.
또한, 본 실시 형태 1의 메모리 카드(7)에는, 도 9 및 도 10에 도시한 바와 같이 2개의 반도체 칩(4, 9)이 탑재되어 있고, 양 칩 모두 기판(3)의 부품 탑재면 (3a)에 접합되어 있다. 또한, 양 칩 모두 각각 주면(4a, 9a)에 형성된 전극과 기판(3)이 금선 등의 와이어(5)에 의해 전기적으로 접속되어 있다.
또한, 반도체 칩(4)은, 예를 들면, 플래시 메모리(비휘발성 메모리) 등의 메모리 회로를 구비한 메모리 칩이고, 한편, 반도체 칩(9)은, 예를 들면, 컨트롤러 회로를 구비한 컨트롤러 칩이다. 따라서, 컨트롤러 칩인 반도체 칩(9)에 의해, 메모리 칩인 반도체 칩(4)의 동작이 제어된다.
또한, 도 10에 도시한 바와 같이 반도체 칩(4, 9)은, 기판(3) 상에서 밀봉체(6)에 의해 수지 밀봉되어 있다. 이때, 밀봉체(6)는, 예를 들면, 에폭시계의 열 경화성 수지에 의해 형성되어 있다.
또한, 기판(3)의 이면(3b)의 일단에는, 도 1에 도시한 바와 같이 메모리 카드(7)의 외부 단자로 되는 복수의 접속 리드(3d)가 일렬로 나란히 형성되어 있다. 따라서, 밀봉체(6)가 형성된 기판(3)을, 캡(1)의 캐비티부(1e)에 배치할 때에는, 캐비티부(1e)가 밀봉체(6)의 표면을 덮도록 하여 캐비티부(1e)에 기판(3)을 배치하고, 기판(3)의 이면(3b)이 외측을 향하도록 한다. 이 상태에서 접착제에 의해 캡(1)과 기판(3)을 접합함으로써, 메모리 카드(7)의 표면(1b)의 단부에 복수의 접속 리드(3d)가 배치된 구조로 된다.
다음으로, 본 실시 형태 1의 변형예의 메모리 카드(7)에 대하여 설명한다.
도 5에 도시한 변형예의 메모리 카드(7)는, 제품 정보의 표시에 대하여 각인(1d)과 인쇄(1g)를 병용하는 것이다. 예를 들면, 제품 정보 중, 복수의 고객에 대하여 공통되는 공통 정보(MADE IN JAPAN이나 CE 등의 표준 규격명)을 캡(1)의 표면 (1b)의 제2 본체부(1h)에 각인(1d)에 의해 나타내고, 한편, 고객 특유의 정보인 고객 정보(PQ 등의 메이커명)를 마찬가지로 캡(1)의 제2 본체부(1h)에 인쇄(1g)에 의해 나타낸 것이다.
이와 같이 제품 정보의 표시에 대하여 각인(1d)과 인쇄(1g)를 병용함으로써, 종래의 인쇄에 의해서만 표시하는 방법에 비교하여, 각인(1d)에 의해 인쇄 부분을 줄일 수 있기 때문에, 불량으로 될 가능성이 감소하고, 그 결과, 메모리 카드(7)의 수율을 향상시킬 수 있다.
또한, 도 6∼도 8에 도시한 변형예의 메모리 카드(7)는, 제품 정보 중, 카드명이나 용량 등의 고객 정보를 표시한 시일(2)이 캡(1)의 이면(1c)의 오목부(1f)에 접착되어 있는 것이다. 이때, 시일(2)은, 캡(1)의 이면(1c)의 제1 본체부(1a)와, 제2 본체부(1h)에 걸친 영역에 접착되어 있다.
즉, 각인(1d)의 경우, 얇은 제1 본체부(1a)에는 형성할 수 없지만, 시일(2)이라면 제1 본체부(1a)이어도 붙일 수 있기 때문에, 공통 정보를 제2 본체부(1h)에 각인(1d)으로 표시하고, 또한 각인(1d)을 형성할 수 없는 제1 본체부(1a)를 포함하는 영역에, 고객 정보가 표시된 시일(2)을 접착하는 것은 매우 유효하다.
도 5 및 도 6∼도 8에 도시한 바와 같이 캡(1)의 두께 부분인 제2 본체부(1h)에, 제품 정보 중 공통 정보만을 각인(1d)하고, 그 밖의 고객 정보에 대해서는, 인쇄(1g) 또는 시일(2)을 채택하여 캡(1)에 표시함으로써, 고객 정보의 표시에 대해서는 자유도가 증가하기 때문에, 공통 정보만이 각인된 메모리 카드(7)를 다양한 고객에게 대응시킬 수 있다.
다음으로, 본 실시 형태 1의 반도체 장치(메모리 카드)의 제조 방법을 도 11 및 도 12를 이용하여 설명한다.
또한, 여기서는, 메모리 카드(7)의 제품 정보의 표시로서, 각인(1d)과 인쇄(1g)를 병용함과 아울러, 캡(1)의 이면(1c)에 시일(2)을 접착하는 경우에 대하여 설명한다.
우선, 도 11에 도시한 바와 같이 메모리 칩(플래시 칩)용의 반도체 칩(4)을 취득하기 위한 반도체 웨이퍼(8a)를 웨이퍼 수납에 의해 준비하고, 그 후, 이 반도체 웨이퍼(8a)를 스텝 S1에 나타내는 다이싱에 의해 칩화한다. 이때, 블레이드(18)를 이용하여 다이싱을 행한다.
한편, 컨트롤러 칩용의 반도체 칩(9)을 취득하기 위한 반도체 웨이퍼(8b)를 웨이퍼 수납에 의해 준비하고, 그 후, 이 반도체 웨이퍼(8b)를 스텝 S2에 나타내는 다이싱에 의해 칩화한다.
그 후, 다수개 수용 기판(10)의 수납인 기판 수납을 행하고, 계속해서, 스텝 S3에 나타내는 다이본딩 A를 행한다. 여기서는, 컨트롤러 칩용의 반도체 웨이퍼(8b)로부터 반도체 칩(9)을 취출하고, 다수개 수용 기판(10)에 부착제를 통하여 고정한다.
상기 다이본딩 A를 행한 후, 스텝 S4에 나타내는 다이본딩 B를 행한다. 여기서는, 메모리칩용의 반도체 웨이퍼(8a)로부터 반도체 칩(4)을 취출하여, 다수개 수용 기판(10)에 부착제를 통하여 고정한다.
그 후, 스텝 S5에 나타내는 베이크를 행하여 부착제(다이본딩제)를 경화시킨 다.
그 후, 스텝 S6에 나타내는 플라즈마 조사를 행한다. 여기서는, 다수개 수용 기판(10)의 전극에 대하여 플라즈마(17)를 조사하여 상기 전극의 표면을 활성화시키고, 이 전극과 도 9에 도시한 와이어(5)(금선)의 접속 강도가 높아지도록 해 둔다.
플라즈마 조사후, 스텝 S7에 나타내는 와이어 본딩을 행한다. 여기서는, 반도체 칩(4, 9) 각각의 전극과, 이들에 대응하는 다수개 수용 기판(10)의 전극을 와이어(5)에 의해 전기적으로 접속한다.
그 후, 도 12에 도시한 바와 같이 스텝 S8에 나타내는 수지 밀봉인 몰드를 행한다. 여기서는, 밀봉용 수지(레진)를 이용하여 다수개 수용 기판(10) 상에 밀봉체(6)를 형성하고, 반도체 칩(4, 9) 및 복수의 와이어(5)를 수지 밀봉한다.
몰드후, 다수개 수용 기판(10)의 몰드면측을 반전시켜 기판 단자(접속 리드(3d))면측을 상방으로 향하게 하고, 이 상태에서 스텝 S9에 나타내는 레이저 마크를 행한다. 여기서는, 레이저에 의해 다수개 수용 기판(10)의 상기 기판 단자면측의 외주부에 조립 로트 NO.를 날인한다.
그 후, 스텝 S10에 나타내는 개편(個片) 절단을 행하여 다수개 수용 기판(10)을 개편 기판으로 절단한다.
한편, 도 1∼도 4에 도시한 바와 같은 제1 본체부(1a)와 이보다 두꺼운 제2 본체부(1h)를 구비하고, 두께 부분인 제2 본체부(1h)에, 제품 정보 중 적어도 복수의 고객에게 공통되는 공통 정보가 각인(1d)된 수지제의 캡(케이스 본체)(1)을 준 비한다. 또한, 캡(1)은, 예를 들면, 도 13에 도시한 바와 같은 사출 성형 방법에 의해 형성된 것으로서, 열가소성 수지에 의해 형성되어 있는 것이 바람직하다. 또한, 상기 공통 정보는, 「MADE IN JAPAN」 등의 제조국명이나 「CE」 등의 표준 규격명이다.
그 후, 접착제를 이용하여, 밀봉체(6)가 형성된 기판(3)과 캡(1)을 접합하는 스텝 S11의 캡 부착을 행한다. 여기서는, 기판(3)의 반도체 칩(4, 9)이 탑재된 부품 탑재면(3a)을 제1 본체부(1a)로 덮도록 기판(3) 상에 캡(1)을 씌워 기판(3)과 캡(1)을 접착제에 의해 접합한다. 즉, 캡(1)의 캐비티부(1e)가 밀봉체(6)의 표면을 덮도록 하여 캐비티부(1e)에 기판(3)을 배치하고, 기판(3)의 이면(3b)이 외측을 향하도록 한다. 이 상태에서 접착제에 의해 캡(1)과 기판(3)을 접합한다. 이에 의해, 메모리 카드(7)의 이면(1c)의 단부에 복수의 접속 리드(3d)가 배치된 상태로 된다.
그 후, 메모리 카드(7)를 반전시켜 캡(1)의 이면(1c)측을 상방으로 향하게 하고, 이 상태에서 스텝 S12에 나타내는 라벨 부착을 행한다. 여기서는, 캡(1)의 이면(1c)측의 오목부(1f)에, 제품 정보 중 카드명이나 용량 등의 고객 정보가 표시된 시일(2)을 접착한다.
그 후, 메모리 카드(7)를 다시 반전시켜 캡(1)의 표면(1b)측을 상방으로 향하게 하고, 이 상태에서 스텝 S13에 나타내는 패드 마크 인쇄를 행한다. 여기서는, 캡(1)의 표면(1b)측의 제2 본체부(1h)에 잉크 마크 날인을 행함으로써, 도 5에 도시한 바와 같이 제품 정보 중 고객명(메이커명) 등의 고객 정보를 인쇄(1g)에 의 해 표시한다.
이에 의해, 메모리 카드(7)의 조립 완료로 되고, 그 후, 스텝 S14에 나타내는 불출(특성 선별로)을 행한다.
본 실시 형태 1의 반도체 장치(메모리 카드) 및 그 제조 방법에 따르면, 메모리 카드(7)의 캡(1)의 제1 본체부(1a)보다 두께가 두꺼운 제2 본체부(1h)(캡 두께 부분)에 제품 정보가 각인(1d)되어 있음으로써, 잉크 번짐 등으로 인한 마크 불량은 발생하지 않기 때문에, 메모리 카드(7)의 수율의 향상을 도모할 수 있다.
또한, 메모리 카드(7)의 총 두께가 규정의 MAX 값을 초과하지 않도록 오목 문자로써 제품 정보를 각인(1d)함으로써, 각인 개소는 캡 두께가 두꺼운 부분(제2 본체부(1h))이기 때문에, 메모리 카드(7)로서의 절곡 강도가 규격 이하로 내려가는 것도 방지할 수 있다.
즉, 캡(1)에서 제1 본체부(1a)보다 두꺼운 제2 본체부(1h)에 제품 정보가 각인(1d)되어 있음으로써, 캡(1)의 강도를 저하시키지 않고 유지하는 것이 가능하게 된다. 그 결과, 메모리 카드(7)로서의 절곡 강도의 저하를 방지할 수 있다.
또한, 제품 정보를 각인(1d)함으로써, 잉크 마크의 공정을 없앨 수 있기 때문에, 메모리 카드(7)의 조립에서의 후공정의 제조 프로세스의 간략화를 도모할 수 있다. 그 결과, 메모리 카드(7)의 조립의 처리량을 향상시킬 수 있다.
또한, 잉크 마크의 작업 폐지에 의해, 메모리 카드(7)의 조립에서의 공정수의 저감화를 도모할 수 있다. 이에 의해, 메모리 카드(7)의 제조 원가의 저감화를 도모할 수 있다.
또한, 잉크 번짐 등으로 인한 마크 불량이 없어지기 때문에, 메모리 카드(7)의 외관 품질을 향상시킬 수 있다. 또한, 제품 정보를 각인(1d)함으로써, 제품 정보의 문자의 치수 정밀도를 확보할 수 있어, 메모리 카드(7)의 수율의 향상을 도모할 수 있다.
또한, 캡(1)의 두께 부분인 제2 본체부(1h)에, 제품 정보 중, 복수의 고객에게 공통되는 공통 정보만을 각인(1d)하고, 그 밖의 고객 정보에 대해서는, 인쇄(1g) 또는 시일(2)에 의해 캡(1)에 표시함으로써, 고객 정보의 표시에 대해서는 자유도가 증가하기 때문에, 공통 정보만이 각인된 메모리 카드(7)를 다양한 고객에게 대응시킬 수 있다. 즉, 캡(1)에 공통 정보만이 각인된 메모리 카드(7)를 출하해도 되고, 혹은 공통 정보의 각인(1d) 외에 추가로, 인쇄(1g)나 시일(2) 등에 의한 고객 정보를 표시한 메모리 카드(7)를 출하하는 것도 가능하게 된다.
(실시 형태 2)
도 14는 본 발명의 실시 형태 2의 반도체 장치의 구조의 일례를 도시한 단면도이다.
본 실시 형태 2의 반도체 장치는, 실시 형태 1의 메모리 카드(7)와 마찬가지의 기능을 갖는 메모리 카드(20)이지만, 기판(3) 및 그 위의 IC 패키지(23, 24)를 덮는 케이스 본체가 표면측과 이면측으로 분리된 양면 케이스 구조의 메모리 카드(20)이다.
즉, 기판(3)의 부품 탑재면(3a) 및 IC 패키지(23, 24)를 덮도록 씌워진 수지제의 표면측 캡(제1 케이스 본체)(21)과, 기판(3)의 이면(3b)을 덮도록 씌워지고, 또한 표면측 캡(21)과 접합하는 수지제의 이면측 캡(제2 케이스 본체)(22)을 갖고, 또한, 표면측 캡(21) 및 이면측 캡(22) 중, 적어도 어느 한쪽이 캡 두께 부분을 갖고 있고, 이 캡 두께 부분에 제품 정보가 오목 문자로 각인(21c)되어 있다. 예를 들면, 도 14에 도시한 메모리 카드(20)에서는, 표면측 캡(21)이, 제1 본체부(21a)와 이보다 두꺼운 제2 본체부(21b)를 구비하고 있고, 또한, 이면측 캡(22)도 제1 본체부(22a)와 이보다 두꺼운 제2 본체부(22b)를 구비하고 있지만, 표면측 캡(21)측이 각인(21c)을 형성하기에 충분한 면적을 갖고 있기 때문에, 표면측 캡(21)에만 제품 정보가 각인(21c)되어 있다. 단, 이면측 캡(22)의 제2 본체부(22b)에 각인하는 것이 가능하다면 이면측 캡(22)에 각인하여도 된다.
또한, 본 실시 형태 2의 메모리 카드(20)의 기판(3)에는, 메모리 칩이 조립된 IC 패키지(23)와, 컨트롤러 칩이 조립된 IC 패키지(24)가 탑재되어 있고, 또한, 칩 컨덴서(19) 등의 칩 부품도 탑재되어 있다.
본 실시 형태 2의 메모리 카드(20)는, 양면 케이스 구조의 것으로서, 예를 들면, SD 카드라고 불리고 있지만, 메모리 카드(20)는, SD 카드에 한정되는 것은 아니다.
또한, 실시 형태 1의 메모리 카드(7)와 마찬가지로, 표면측 캡(21) 및 이면측 캡(22)은, 열가소성 수지에 의해 형성되어 있는 것이 바람직하다. 또한, 각인(21c) 외에 추가로, 표면측 캡(21) 및 이면측 캡(22) 중 적어도 어느 한쪽에 제품 정보 중의 고객 정보가 인쇄 혹은 시일로 표시되어 있어도 된다.
본 실시 형태 2의 메모리 카드(20)에 의해서도, 실시 형태 1의 메모리 카드 (7)와 마찬가지로 제품 정보가 각인(21c)되어 있음으로써, 잉크 번짐 등으로 인한 마크 불량이 발생하지 않기 때문에, 메모리 카드(20)의 수율의 향상을 도모할 수 있다.
또한, 메모리 카드(20)의 그 밖의 구조와, 메모리 카드(20)에 의해 얻어지는 그 밖의 효과에 대해서는 메모리 카드(7)의 것과 마찬가지이기 때문에, 그 중복 설명은 생략한다.
(실시 형태 3)
도 15는 본 발명의 실시 형태 3의 반도체 장치의 표면의 구조의 일례를 도시한 평면도, 도 16은 도 15에 도시한 Y-Y선을 따라 절단한 구조를 도시한 단면도, 도 17은 도 15에 도시한 X-X선을 따라 절단한 구조를 도시한 단면도, 도 18은 도 17에 도시한 구조의 기판 부분의 구조의 일례의 상세 내용을 도시한 단면도, 도 19는 도 18에 도시한 A부의 구조를 확대하여 도시한 부분 확대 단면도이다.
도 15∼도 17에 도시한 본 실시 형태 3의 반도체 장치는, 기판(3)의 크기와 캡(1)의 크기가 거의 동일한 경우의 메모리 카드(25)이다. 이와 같이 기판(3)과 캡(1)의 크기가 거의 동일한 경우에는, 캡(1)에 도 1에 도시한 바와 같은 각인(1d)에 의한 제품 정보의 문자를 형성하는 것은 어렵기 때문에, 본 실시 형태 3의 메모리 카드(25)에서는, 기판(3)의 이면(3b)측에 형성된 절연막과, 그 상층에 형성된 코팅막의 색조 차에 의해 제품 정보가 나타나 있다.
도 18 및 도 19에 도시한 바와 같이 기판(3)에는, 그 기재(3f) 상에 동박 등으로 이루어진 배선부(3e)가 형성되어 있고, 또한, 배선부(3e)의 상층에는 절연막 이기도 하고, 또한 보호막이기도 한 레지스트막(3c)이 형성되어 있다. 이 레지스트막(3c)은, 예를 들면, 녹색이다. 본 실시 형태 3의 메모리 카드(25)에서는, 그 기재(3f)의 레지스트막(3c)의 더욱 상층에, 도 19에 도시한 바와 같이 코팅막인 실크 인쇄막(3g)이 형성되어 있다.
이 실크 인쇄막(3g)은, 예를 들면, 녹색과 상이한 흑색 등으로서, 제품 정보를 나타내는 문자 부분에 대응하는 부분이 빠진 상태에서 코팅되어 있다. 즉, 기판 제조의 단계에서의 실크 인쇄시에, 문자 부분에 대응하는 부분의 잉크를 빼내고 실크 인쇄하고, 이 빼낸 부분을 통해 실크 인쇄막(3g)의 하층의 레지스트막(3c)을 노출시킴으로써, 흑색과 녹색의 색조 차에 의해 문자를 표시하고 있다. 이에 의해, 메모리 카드(25)에서는, 도 15에 도시한 바와 같이 색조 차 문자(3h)로서 제품 정보를 표시하고 있다.
본 실시 형태 3의 메모리 카드(25)에서도, 제품 정보가 색조 차 문자(3h)에 의해 표시되어 있음으로써, 잉크 번짐 등으로 인한 마크 불량이 발생하지 않기 때문에, 메모리 카드(25)의 수율의 향상을 도모할 수 있다.
또한, 메모리 카드(25)의 그 밖의 구조와, 메모리 카드(25)에 의해 얻어지는 그 밖의 효과에 대해서는 실시 형태 1의 메모리 카드(7)의 것과 마찬가지이기 때문에, 그 중복 설명은 생략한다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
예를 들면, 상기 실시 형태 1, 2 및 3에서는, 반도체 장치가 메모리 카드인 경우를 예로 들어 설명했지만, 상기 반도체 장치는, 커넥터에 대하여 빼고 꽂기를 행하여 사용하도록 된 얇은 카드형의 것이라면, 다른 카드형 반도체 장치이어도 된다. 또한, 상기 반도체 장치가 메모리 카드인 경우에서도, 상기 메모리 카드의 종류로서는, 멀티미디어 카드나 SD 카드에 한정되는 것은 아니고, 다른 메모리 카드이어도 된다.
본 발명은, 반도체 장치 및 반도체 제조 기술에 적합하다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
반도체 장치(메모리 카드)에서, 케이스 본체의 제1 본체부보다 두께가 두꺼운 제2 본체부(두께부)에 제품 정보가 각인되어 있음으로써, 잉크 번짐 등으로 인한 마크 불량은 발생하지 않기 때문에, 반도체 장치의 수율의 향상을 도모할 수 있다. 또한, 제품 정보를 각인함으로써, 잉크 마크의 공정을 없앨 수 있기 때문에, 반도체 장치의 조립에서의 후공정의 제조 프로세스의 간략화를 도모할 수 있다. 그 결과, 반도체 장치의 조립의 처리량을 향상시킬 수 있다.

Claims (19)

  1. 반도체 칩이 탑재된 부품 탑재면을 갖고, 복수의 외부 단자가 설치된 기판과,
    상기 기판의 상기 부품 탑재면을 덮도록 씌워지고, 제1 본체부와 이보다 두꺼운 제2 본체부를 구비한 수지제의 케이스 본체
    를 구비하고,
    상기 케이스 본체의 상기 제2 본체부에 제품 정보가 각인되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제품 정보 중 복수의 고객에게 공통되는 공통 정보만이 각인되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 공통 정보는, 표준 규격명과 제조국명인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 케이스 본체는, 열가소성 수지로 이루어지는 것을 특징으로 하는 반도 체 장치.
  5. 제1항에 있어서,
    상기 제품 정보 중의 고객 정보가 인쇄에 의해 상기 케이스 본체에 표시되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제품 정보 중의 고객 정보를 표시한 시일이 상기 케이스 본체에 접착되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 케이스 본체의 상기 제1 본체부에 상기 시일이 접착되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 케이스 본체의 상기 제1 본체부에 상기 기판이 배치되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 반도체 칩은, 상기 기판 상에서 밀봉체에 의해 수지 밀봉되어 있는 것 을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 밀봉체는, 에폭시계 수지에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    컨트롤러 회로를 구비한 반도체 칩과, 상기 컨트롤러 회로에 의해 동작이 제어되는 메모리 회로를 구비한 반도체 칩을 갖고 있는 것을 특징으로 하는 반도체 장치.
  12. 반도체 칩이 탑재된 부품 탑재면과 그 반대측의 이면을 갖고, 또한 복수의 외부 단자가 설치된 기판과,
    상기 기판의 상기 부품 탑재면을 덮도록 씌워진 수지제의 제1 케이스 본체와,
    상기 기판의 상기 이면을 덮도록 씌워지고, 상기 제1 케이스 본체와 접합하는 수지제의 제2 케이스 본체
    를 구비하고,
    상기 제1 및 제2 케이스 본체 중, 일방 이상이 제1 본체부와 이보다 두꺼운 제2 본체부를 구비하고 있고, 상기 제2 본체부에 제품 정보가 각인되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제품 정보 중 복수의 고객에게 공통되는 공통 정보만이 각인되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 공통 정보는, 표준 규격명과 제조국명인 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서,
    상기 제1 및 제2 케이스 본체는, 열가소성 수지로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제12항에 있어서,
    상기 제1 및 제2 케이스 본체 중 일방 이상에, 상기 제품 정보 중의 고객 정보가 인쇄에 의해 표시되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제12항에 있어서,
    상기 제1 및 제2 케이스 본체 중 일방 이상에, 상기 제품 정보 중의 고객 정 보를 표시한 시일이 접착되어 있는 것을 특징으로 하는 반도체 장치.
  18. 반도체 칩이 탑재된 부품 탑재면과 그 반대측의 이면을 갖고, 상기 이면에 절연막이 형성되고, 또한 복수의 외부 단자가 설치된 기판과,
    상기 기판의 상기 부품 탑재면을 덮도록 씌워진 수지제의 케이스 본체
    를 갖고,
    상기 기판의 상기 이면의 상기 절연막 상에, 제품 정보를 나타내는 문자 부분에 대응하는 부분을 제외하고 코팅막이 형성되어 있고, 상기 절연막과 상기 코팅막의 색조 차에 의해 상기 제품 정보가 나타나 있는 것을 특징으로 하는 반도체 장치.
  19. (a) 제1 본체부와 이보다 두꺼운 제2 본체부를 구비하고, 상기 제2 본체부에, 제품 정보 중 복수의 고객에게 공통되는 공통 정보가 각인된 수지제의 케이스 본체를 준비하는 공정과,
    (b) 기판의 반도체 칩이 탑재된 부품 탑재면을 상기 제1 본체부로 덮도록 상기 기판 상에 상기 케이스 본체를 씌워 상기 기판과 상기 케이스 본체를 접합하는 공정과,
    (c) 상기 제품 정보 중 상기 공통 정보 이외의 고객 정보를 인쇄 또는 시일에 의해 상기 케이스 본체에 표시하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020050102176A 2004-10-29 2005-10-28 반도체 장치 및 그 제조 방법 KR20060052300A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00316026 2004-10-29
JP2004316026A JP2006128459A (ja) 2004-10-29 2004-10-29 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR20060052300A true KR20060052300A (ko) 2006-05-19

Family

ID=36260899

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050102176A KR20060052300A (ko) 2004-10-29 2005-10-28 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (2) US20060091568A1 (ko)
JP (1) JP2006128459A (ko)
KR (1) KR20060052300A (ko)
TW (1) TW200632757A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1923821B1 (en) * 2006-11-17 2012-03-28 Oberthur Technologies Method of fabricating an entity and corresponding device
JP5175610B2 (ja) * 2008-05-15 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2012008817A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 半導体メモリカード
JP2013025540A (ja) * 2011-07-20 2013-02-04 Toshiba Corp 半導体記憶装置
JP2015005140A (ja) * 2013-06-20 2015-01-08 株式会社東芝 半導体記憶装置及び製造方法
DE102015105752B4 (de) * 2015-04-15 2021-08-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiteranordnung mit Reservoir für Markermaterial
JP1661378S (ko) * 2020-02-27 2020-06-08

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD368903S (en) * 1994-06-30 1996-04-16 Kabushiki Kaisha Toshiba IC module
USD364399S (en) * 1994-09-07 1995-11-21 Quanta Computer Inc. Modem connector
USD369156S (en) * 1994-09-20 1996-04-23 Kabushiki Kaisha Toshiba IC Card
USD368267S (en) * 1994-11-10 1996-03-26 Motorola, Inc. Protective cover for a PCMCIA radio modem card
US6471130B2 (en) * 1995-02-03 2002-10-29 Kabushiki Kaisha Toshiba Information storage apparatus and information processing apparatus using the same
USD369157S (en) * 1995-03-16 1996-04-23 Kabushiki Kaisha Toshiba IC card
JPH09327990A (ja) * 1996-06-11 1997-12-22 Toshiba Corp カード型記憶装置
KR100255108B1 (en) * 1997-06-18 2000-05-01 Samsung Electronics Co Ltd Chip card
US6040622A (en) * 1998-06-11 2000-03-21 Sandisk Corporation Semiconductor package using terminals formed on a conductive layer of a circuit board
JP2000326668A (ja) 1999-05-18 2000-11-28 Dainippon Printing Co Ltd 成形カード及び成形カード基材の製造方法
US7535088B2 (en) * 2000-01-06 2009-05-19 Super Talent Electronics, Inc. Secure-digital (SD) flash card with slanted asymmetric circuit board
EP1376452B1 (en) * 2001-04-02 2007-04-25 Hitachi, Ltd. Multi media card and its manufacturing method
US6444501B1 (en) * 2001-06-12 2002-09-03 Micron Technology, Inc. Two stage transfer molding method to encapsulate MMC module
US6632997B2 (en) * 2001-06-13 2003-10-14 Amkor Technology, Inc. Personalized circuit module package and method for packaging circuit modules

Also Published As

Publication number Publication date
TW200632757A (en) 2006-09-16
JP2006128459A (ja) 2006-05-18
US20060091568A1 (en) 2006-05-04
US7656014B2 (en) 2010-02-02
US20070257346A1 (en) 2007-11-08

Similar Documents

Publication Publication Date Title
KR20060052300A (ko) 반도체 장치 및 그 제조 방법
US7240847B2 (en) Chip card
JP4838813B2 (ja) 基板への電子アセンブリの設置方法及び該アセンブリの設置装置
CN101238579B (zh) 装配具有led的半导体装置的方法
JP2012008817A (ja) 半導体メモリカード
US6680220B2 (en) Method of embedding an identifying mark on the resin surface of an encapsulated semiconductor package
JPH1167799A (ja) 電子部品の製造方法
JP4094957B2 (ja) メモリカード
JP2001160604A (ja) 半導体装置
CN111863774A (zh) 包括载体上和/或中的标识符的封装
US7431218B2 (en) RFID tag, module component, and RFID tag fabrication method
US20040238210A1 (en) Electronic module with protective bump
EP3738078B1 (en) Method for manufacturing a sim card and sim card
JPS6232094A (ja) Icカ−ド
JP2008041817A (ja) 半導体素子収納用樹脂製中空パッケージ及び半導体装置とその製造方法並びに電子機器
CN103390610A (zh) 电子零件模组及其制造方法
US20090021921A1 (en) Memory card and its manufacturing method
JP2702321B2 (ja) 半導体装置の製造装置
CN111566671B (zh) Sim卡的制造方法及sim卡
JP3871761B2 (ja) Icカードおよびその製造方法
JPH072225Y2 (ja) Icカード
JPS62221138A (ja) 半導体装置およびその製造に用いるモ−ルド金型
JPH10258445A (ja) 半導体装置の樹脂封止用金型
JP3408395B2 (ja) 半導体装置の製造方法
JPH0880696A (ja) メモリカード及びその製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid