KR20060052200A - 기억 장치 및 반도체 장치 - Google Patents

기억 장치 및 반도체 장치 Download PDF

Info

Publication number
KR20060052200A
KR20060052200A KR1020050095874A KR20050095874A KR20060052200A KR 20060052200 A KR20060052200 A KR 20060052200A KR 1020050095874 A KR1020050095874 A KR 1020050095874A KR 20050095874 A KR20050095874 A KR 20050095874A KR 20060052200 A KR20060052200 A KR 20060052200A
Authority
KR
South Korea
Prior art keywords
memory
resistance value
memory element
state
voltage
Prior art date
Application number
KR1020050095874A
Other languages
English (en)
Other versions
KR101263017B1 (ko
Inventor
하지메 나가오
히데나리 하찌노
쯔또무 사가라
히로노부 모리
노부미찌 오까자끼
와따루 오오쯔까
도모히또 쯔시마
지에꼬 나까시마
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20060052200A publication Critical patent/KR20060052200A/ko
Application granted granted Critical
Publication of KR101263017B1 publication Critical patent/KR101263017B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Semiconductor Memories (AREA)

Abstract

기억 장치는 제1 임계값 전압 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태에서 낮은 상태로 변화하고, 제1 임계값 신호와는 극성이 다른 제2 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태에서 높은 상태로 변화하는 특성을 갖는 기억 소자; 기억 소자와 직렬로 접속되고, 부하로서 기능하는 회로 소자를 포함하며, 기억 소자 및 회로 소자는 메모리 셀을 구성하고, 메모리 셀은 매트릭스 형상으로 배열되며, 여기서 기억 소자의 판독시의 상기 회로 소자의 저항값은 상기 기억 소자의 기입시 또는 소거시의 저항값과는 상이하다.
Figure 112005057565399-PAT00001
기억 장치, 반도체 장치, 메모리 셀, 메모리 소자, 저항값

Description

기억 장치 및 반도체 장치{STORAGE DEVICE AND SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예가 적용된 기억 장치의 일례에 사용하는 메모리 소자(1)의 전류-전압(I-V) 변화를 도시하는 그래프.
도 2a 및 도 2b는 본 발명의 실시예가 적용된 기억 장치의 일례에 사용하는 메모리 셀을 설명하기 위한 회로도.
도 3은 본 발명의 실시예가 적용된 기억 장치의 일례를 설명하기 위한 회로도(1).
도 4는 본 발명의 실시예가 적용된 기억 장치의 일례를 설명하기 위한 회로도(2).
도 5는 본 발명의 실시예가 적용된 기억 장치의 일례를 설명하기 위한 회로도(3).
도 6은 본 발명의 실시예가 적용된 기억 장치의 일례를 설명하기 위한 회로도(4).
도 7은 구체적인 소거 수순 및 판독 수순을 설명하기 위한 회로도.
도 8a 및 도 8b는 소거 시 및 판독 시에서의 각 펄스의 타이밍차트.
도 9는 메모리 소자(1)에 인가되는 전압과 MOS 트랜지스터의 게이트 전위의 관계를 나타낸 그래프.
도 10은 본 발명의 실시예가 적용된 기억 장치의 다른 일례에 사용하는 메모리 소자(2)의 전류-저항(I-R) 변화를 도시하는 그래프.
도 11은 메모리 소자(2)에 흐르는 전류와 MOS 트랜지스터의 게이트 전위의 관계를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기억 장치
A : 메모리 소자
C : 메모리 셀
D : 센스 앰프
S : 프리차지 신호
T : MOS 트랜지스터
T' : MOS 트랜지스터
본 발명은 기억 장치 및 반도체 장치에 관한 것으로, 특히, 전기 저항의 상태에 의해 정보를 기억하여 보유하는 기억 소자를 이용한 메모리 셀로 구성된 기억 장치 및 반도체 장치에 관한 것이다.
컴퓨터 등의 정보 기기에서는, 랜덤 액세스 메모리로서, 동작이 고속이고 고밀도인 DRAM(Dynamic Random Access Memory)가 널리 사용되고 있다. 그러나, DRAM 은 전원을 끄면 정보가 없어지는 휘발성 메모리이기 때문에 정보가 없어지지 않는 불휘발성 메모리가 요구되고 있다.
그리고, 장래 촉망받을 것으로 생각되는 불휘발성 메모리로서, FeRAM(강유전체 메모리), MRAM(자기 메모리), 상 변화 메모리, PMC(Programmable Metallization Cell)나 RRAM 등의 저항 변화형 메모리가 제안되어 있다.
이들 메모리의 경우, 전원을 공급하지 않아도 기입된 정보를 장시간 계속해서 보유하는 것이 가능하다. 또한, 이들 메모리의 경우, 불휘발성으로 함으로써, 리프레시 동작을 불필요하게 하여, 그만큼 소비 전력을 저감할 수 있다고 생각된다.
또한, PMC나 RRAM 등의 저항 변화형의 불휘발성 메모리에서는, 전압이나 전류를 인가함으로써 저항값이 변화하는 특성을 갖는 재료를, 정보를 기억하여 보유하게 하는 기억층에 이용하고 있고, 기억층을 사이에 두고 2개의 전극을 설치하며, 이들 2개의 전극에 전압이나 전류를 인가하는 비교적 간단한 구성이기 때문에, 기억 소자의 미세화가 용이하다.
또한, PMC는, 2개의 전극 사이에, 소정의 금속을 포함하는 이온 도전체를 끼운 구조로서, 2개의 전극 중 어느 한 쪽에 이온 도전체 내에 포함되는 금속을 더 포함하게 함으로써, 2개의 전극 사이에 전압을 인가한 경우에, 이온 도전체의 저항 혹은 캐패시턴스 등의 전기 특성이 변화하는 특성을 이용하고 있다.
구체적으로는, 이온 도전체는 칼코게나이드(chalcogenide)와 금속의 고용체(예를 들면, 아몰퍼스 GeS 또는 아몰퍼스 GeSe)로 이루어지고, 2개의 전극 중 어느 한 쪽의 전극에는 Ag, Cu 혹은 Zn을 포함하고 있다(예를 들면, PCT 일본 번역 특허공보 2002-536840호를 참조).
또한, RRAM의 구성으로서는, 예를 들면, 2개의 전극 사이에 다결정 PrCaMnO3 박막을 끼우고, 2개의 전극에 전압 펄스 혹은 전류 펄스를 인가함으로써, 기록막인 PrCaMnO3의 저항값이 크게 변화하는 구성이 소개되어 있다(예를 들면, W.W.Zhuang 외 저, 「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)」, Technical Digest "International Electron Devices Meeting", 2002년, p.193를 참조). 그리고, 정보의 기록(기입) 시와 소거 시에서, 극성이 서로 다른 전압 펄스를 인가하고 있다.
또한, RRAM의 다른 구성으로서, 예를 들면, Cr이 미량 도핑된 SrZrO3(단결정 또는 다결정)를 2개의 전극에서 사이에 끼워 넣고, 이들 전극으로부터 전류를 흘림으로써, 기록막의 저항이 변화하는 구성이 소개되어 있다(예를 들면, A.Beck 외 저, 「Reproducible switching effect in thin oxide films for memory applications」, Applied Physics Letters, 2000년, vol.77, p.139-141를 참조).
이 "Reproducible switching effect in thin oxide films for memory applications"에는, 기억층의 I-V 특성이 나타나고, 기록 및 소거 시의 임계값 전압은 ±0.5V라고 되어 있다. 이 구성에서도, 전압 펄스의 인가에 의해 정보의 기록 및 소거가 가능하고, 필요한 펄스 전압은 ±1.1V, 전압 펄스 폭은 2㎳라고 되어 있다. 또한, 고속의 기록 및 소거도 가능하여, 전압 펄스 폭 100㎱에서의 동작이 보고되어 있다. 이 경우, 필요한 펄스 전압은 ±5V라고 되어 있다.
그러나, FeRAM은, 현상에서는, 비파괴 판독을 행하는 것이 어려워, 파괴 판독으로 되기 때문에 판독 속도가 느리다. 또한, 판독 혹은 기록에 의한 분극 반전의 횟수에 제한이 있기 때문에, 재기입 가능한 횟수에 한계가 있다.
또한, MRAM은, 기록에 자계를 필요로 하여, 배선에 흐르는 전류에 의해 자계를 발생시키고 있기 때문에, 기록을 행할 때에 큰 전류량이 필요하게 된다.
또한, 상 변화 메모리는, 동일 극성이면서 상이한 크기의 전압 펄스를 인가함으로써 기록을 행하는 메모리이지만, 이 상 변화 메모리는 온도에 따라 스위칭을 일으키기 때문에, 환경 온도의 변화에 민감하다고 하는 과제가 있다.
또한, PCT 일본 번역 특허공보 제2002-536840호에 개시된 PMC에서는, 아몰퍼스 GeS나 아몰퍼스 GeSe의 결정화 온도가 200℃ 정도이고, 이온 도전체가 결정화되면 특성이 열화되기 때문에, 실제로 기억 소자를 제작할 때의 공정, 예를 들면 CVD 절연막이나 보호막 등을 형성하는 공정에서의, 높은 온도에 견딜 수 없다고 하는 문제가 있다.
또한, W.W.Zhuarlg 외 저, 「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)」, Technical Digest "International Electron Devices Meeting", 2002년, p.193 및 A.Beck 외 저, 「Reproducible switching effect in thin oxide films for memory applications」, Applied Physics Letters, 2000년, vol.77, p.139-141에 개시된 RRAM의 구성으로 제안되어 있는 기억층의 재료는 모두 결정성 재료이기 때문에, 600℃ 정도의 온도 처리가 필요하다는 것, 제안되어 있는 재료의 단결정을 제조하는 것이 매우 어렵다는 것, 다결정을 사용하면 입계의 영향이 있기 때문에 미세화가 어렵게 된다는 것 등의 문제를 갖는다.
또한, 상술한 RRAM에서, 펄스 전압을 인가하여 정보의 기록이나 소거를 행하는 것이 제안되어 있지만, 제안되어 있는 구성에서는, 인가된 펄스 전압의 펄스 폭에 의존하여 기록 후의 기억층의 저항값이 변화하게 된다. 또한, 이와 같이 기록 후의 저항값이 기록의 펄스 폭에 의존한다는 것은, 동일 펄스를 반복하여 인가한 경우에도 저항값이 변화하다는 것을 간접적으로 나타내고 있다.
예를 들면, "Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)"에서는, 동일 극성의 펄스를 인가하는 경우에, 그 펄스 폭에 따라, 기록 후의 저항값이 크게 변화한다는 것이 보고되어 있다. 펄스 폭이 50㎱ 이하의 짧은 경우에는, 기록에 의한 저항 변화율은 작게 되고, 또한, 펄스 폭이 100㎱ 이상의 긴 경우에는, 일정 값으로 포화하는 것이 아니라, 펄스 폭이 길게 됨에 따라서, 반대로, 기록 전의 저항값에 근접한다고 하는 특징을 갖고 있다. 또한, "Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)"에서는, 기억층과 액세스 제어용의 MOS 트랜지스터를 직렬로 접속하고, 이들을 어레이 형상으로 배치한 메모리 구조의 특성을 소개하고 있지만, 여기서는, 펄스 폭을 10㎱∼100㎱의 범위에서 변화시킨 바, 기록 후의 기억층의 저항값이 펄스 폭에 따라 변화한다는 것이 보고되어 있다. 펄 스 폭이 더욱 긴 경우에는, 기억층의 특성으로부터 저항이 다시 감소할 것이 예상된다.
보다 구체적으로, RRAM에서는, 기록 후의 저항값이 펄스 전압의 크기나 펄스 폭에 의존하기 때문에, 펄스 전압의 크기나 펄스 폭에 변동이 있으면, 기록 후의 저항값에 변동이 생긴다.
따라서, 100㎱ 정도보다 짧은 펄스 전압에서는, 기록에 의한 저항 변화율이 작아, 기록 후의 저항값의 변동의 영향을 받기 쉽게 되기 때문에, 안정적으로 기록을 행하는 것이 곤란하다.
따라서, 이러한 짧은 펄스 전압으로 기록을 행하는 경우에는, 확실하게 기록을 행하기 위해서, 기록 후에 정보의 내용을 확인하는 과정(검증)을 행할 필요가 있다.
예를 들면, 기록 전에, 기억 소자에 이미 기록되어 있는 정보의 내용(기억층의 저항값)을 판독하여 확인하는 과정을 행하고, 확인한 내용(저항값)과 장차 기록할 내용(저항값)의 관계에 대응하여 기록을 행한다. 혹은, 예를 들면, 기록 후에, 기억 소자에 기록되어 있는 정보의 내용을 판독하여 확인하는 공정을 행하고, 원하는 저항값과 달라 있는 경우에는, 재기록을 행하여 원하는 저항값으로 보정을 한다.
따라서, 기록에 요하는 시간이 길게 되어, 예를 들면, 데이터의 겹쳐쓰기 등을 고속으로 행하는 것이 곤란하게 된다.
이상과 같은 문제를 해결하기 위해, 양단 사이에 임계값 전압 이상의 전압을 인가함으로써, 저항값이 변화하는 특성을 갖는 기억 소자와, 기억 소자와 직렬로 접속된, 부하로 되는 회로 소자를 가지고 메모리 셀이 구성되고, 기억 소자 및 회로 소자의 양단 사이에 인가된 전압이 임계값 전압보다 큰 임의의 전압 이상일 때에는, 기억 소자를 저항값이 높은 상태로부터 낮은 상태로 변화시킨 후에서의 메모리 셀의 기억 소자 및 회로 소자의 합성 저항값이, 전압의 크기에 상관없이 거의 일정값으로 되는 특성을 갖는 기억 장치가 제안되어(예를 들면, 일본 특허 출원 제2004-22121호 참조), 이와 같은 기억 장치에 의해서, 안정된 기록을 실현함과 함께, 정보의 기록에 요하는 시간의 단축화를 실현하고 있다.
그런데, 기억 소자를 저항값이 높은 상태로부터 낮은 상태로 변화시키는 동작을 기입이라고 정의하고, 기억 소자를 저항값이 낮은 상태로부터 높은 상태로 변화시키는 동작을 소거라고 정의하며, 기억 소자의 도통 또는 절연 상태를 판별하는 동작을 판독이라고 정의하였을 때, 정상적인 판독을 실현하기 위해서는, 판독 시에 잘못하여 기입이나 소거를 행하지 않도록, 메모리 셀에 인가하는 전압 또는 메모리 셀에 흐르는 전류를 규정할 필요가 있다.
또한, 판독 시에 잘못하여 기입이나 소거를 행하지 않도록, 메모리 셀에 기입 및 소거가 행하여지지 않도록 하는 전위를 인가하는 기술이 제안되어 있다(예를 들면, 일본 미심사 특허출원공보 제2004-87069호 참조).
그러나, 일본 미심사 특허출원공보 제2004-87069호에 개시된 바와 같이, 기입 시 및 소거 시에 메모리 셀에 인가하는 전위와 다른 전위를 판독 시에 인가하는 경우에는, 이러한 전위를 설정하기 위한 복잡한 회로가 필요하게 된다. 또한, 복 잡한 회로를 요하는 기억 장치는 액세스 속도의 저하나 메모리 셀 면적의 증대를 초래하게 된다.
본 발명은 이상이 점을 감안하여 이루어진 것으로, 복잡한 회로를 필요로 하지 않는 기억 장치 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따르면, 기억 장치는, 제1 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 신호와는 극성이 다른 제2 임계값 신호의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 상기 기억 소자와 직렬로 접속되고, 부하로서 기능하는 회로 소자를 구비하고, 상기 기억 소자와 회로 소자는 메모리 셀을 구성하고, 상기 메모리 셀이 매트릭스 형상으로 배치된 기억 장치로서, 상기 기억 소자의 판독 시의 상기 회로 소자의 저항값이, 상기 기억 소자의 기입 시 또는 소거 시의 저항값과는 다르도록 구성되어 있다.
여기서, 기억 소자의 판독 시의 회로 소자의 저항값을, 기억 소자의 기입 시 또는 소거 시의 저항값과 다른 소정의 저항값으로 함으로써, 기억 소자에 인가하는 전기 신호를 제어할 수 있어, 판독 시에 잘못하여 기입이나 소거를 행하는 일없이, 정상적인 판독을 행할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 장치는, 제1 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 신호와는 극성이 다른 제2 임계값 신호 이상의 전기 신호가 인가됨으로 써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자; 상기 기억 소자와 직렬로 접속되고, 부하로서 기능하는 회로 소자 -기억 소자와 회로 소자가 메모리 셀을 구성하고, 상기 메모리 셀이 매트릭스 형상으로 배열됨- ; 및 상기 기억 소자의 판독 시의 상기 회로 소자의 저항값을, 상기 기억 소자의 기입 시 또는 소거 시의 저항값과는 다르게 하는 회로 소자 제어 수단을 포함한다.
여기서, 기억 소자의 판독 시의 회로 소자의 저항값을, 기억 소자의 기입 시 또는 소거 시의 저항값과는 다르게 하는 회로 소자 제어 수단에 의해서, 기억 소자에 인가하는 전기 신호를 제어할 수 있어, 판독 시에 잘못하여 기입이나 소거를 행하는 일없이, 정상적인 판독을 행할 수 있다.
본 발명의 실시예에 따른 기억 장치 및 반도체 장치에서, 판독을 위한 복잡한 회로가 필요하지 않게 된다. 따라서, 전원 소비가 감소될 수 있고, 억세스 속도가 증가될 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 이해에 기술할 것이다. 또한, 본 실시예에서는, 저항 변화형 기억 소자(이하, "메모리 소자"라고 함)를 메모리 셀에 사용하여 기억 장치를 구성하고 있다.
도 1은 본 발명의 실시예가 적용된 기억 장치의 일례에 사용하는 메모리 소자(1)의 전류-전압(I-V) 변화를 나타내는 그래프이다.
또한, 도 1에 도시한 바와 같은 I-V 특성을 갖는 메모리 소자(1)로서는, 예를 들면, 제1 전극과 제2 전극 사이(예를 들면, 하부 전극과 상부 전극 사이)에 기억층이 끼워져 구성된 기억 소자에서, 기억층이 예를 들면 희토류 산화막 등의 아 몰퍼스 박막으로 이루어지는 것을 들 수 있다.
그런데, 이 메모리 소자(1)는, 초기 상태는 저항값이 커서(예를 들면, 1㏁ 이상), 전류가 흐르기 어려운 상태이지만, 도 1의 +1.1X[V](예를 들면, +0.5V) 이상의 전압을 인가하면, 전류가 급격히 증대하여 저항값이 저하해 간다(예를 들면, 수 ㏀). 그리고, 메모리 소자(1)가 오믹 특성으로 변화하여, 전류가 전압에 비례하여 흐르는 상태로 되고, 즉 저항값은 일정값을 나타내고, 그 후, 전압을 0V로 되돌리더라도 그 저항값(낮은 저항값)을 계속해서 유지한다.
또한, 이하, 이 동작을 "기입"이라고 칭하고, 이 상태를 "도통"이라고 칭한다. 또한, 이 때의 인가 전압을 "기입 전압 임계값"이라고 칭한다.
다음으로, 메모리 소자(1)에 기입과는 역극성으로 전압을 인가하고, 인가 전압을 크게 해 가면, 도 1의 -1.1X[V](예를 들면, -0.5V)에서 메모리 소자(1)에 흐르는 전류가 급격히 감소하여, 즉 저항값이 급격히 증가하여, 초기 상태와 동일한 높은 저항값(예를 들면, 1㏁ 이상)으로 변화한다. 그 후, 전압을 0V로 되돌리더라도 그 저항값(높은 저항값)을 계속해서 유지한다.
또한, 이하, 이 동작을 "소거"라고 칭하고, 이 상태를 "절연"이라고 칭한다. 또한, 이 때의 인가 전압을 "소거 전압 임계값"이라고 칭한다.
이와 같이, 메모리 소자(1)에 플러스·마이너스의 전압을 인가함으로써, 메모리 소자(1)의 저항값을 수 ㏀∼약 1㏁까지 가역적으로 변화시킬 수 있다. 또한, 메모리 소자(1)에 전압이 인가되어 있지 않은 경우, 즉 전압이 0V일 때, 도통과 절연 상태의 2 가지의 상태를 취할 수 있고, 이들 상태를 데이터 1 및 0과 대응시킴 으로써, 1 비트의 데이터의 기억이 가능하게 된다.
또한, 도 1에서는 인가 전압의 범위를 -2X∼+2X로 하고 있지만, 인가 전압을 그 이상으로 크게 하여도, 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 소자(1)에서는, 저항값은 거의 변화하지 않는다.
도 2a 및 도 2b는 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 셀을 설명하기 위한 회로도로서, 여기서 나타내는 메모리 셀 C는 메모리 소자(1) A에 대하여 MOS 트랜지스터 T를 직렬로 접속하여 구성되어 있다. 이에 의해, MOS 트랜지스터가 액세스하는 메모리 소자를 선택하는 스위칭 소자로서 작용할 뿐만 아니라, 후술하는 바와 같이 기입 시의 메모리 소자에 대한 부하로서도 작용하게 된다.
또한, 메모리 소자(1)의 MOS 트랜지스터에 접속된 단자와는 반대측의 단자에 단자 전압 V1이 인가되고, MOS 트랜지스터의 메모리 소자(1)에 접속된 단자와는 반대측의 한 쪽의 단자(예를 들면, 소스측의 단자)에 단자 전압 V2가 인가되며, MOS 트랜지스터의 게이트에 게이트 전압 Vgs가 인가되는 구성으로 되어 있다.
그리고, 메모리 셀을 구성하는 메모리 소자(1) 및 MOS 트랜지스터의 양단에 각각 단자 전압 V1, V2가 인가됨으로써, 양 단자 사이에 전위차 V(=│V2-V1│)를 일으킨다.
또한, 메모리 소자의 기입 시의 저항값은, MOS 트랜지스터의 온 저항과 동일한 정도 혹은 큰 쪽이 바람직하다. 이는, 소거 개시 시의 메모리 소자의 저항값이 낮으면, 단자 사이에 인가된 전위차가 대부분 MOS 트랜지스터에 인가되기 때문에, 전력이 로스되게 되어, 인가된 전압을 효율 좋게 메모리 소자의 저항 변화에 사용 할 수 없기 때문이다. 또한, 기입 개시 시의 메모리 소자의 저항값은 충분히 높기 때문에, 메모리 소자에 전압이 대부분 인가되어, 이러한 문제는 생기지 않는다.
여기서, 메모리 소자(1)와 MOS 트랜지스터의 극성에 기초하여, 도 2a 및 도 2b에서 도시하는 2 종류의 메모리 셀의 구성이 고려된다.
또한, 도 2a 및 도 2b에서의 메모리 소자(1)의 화살표는 극성을 나타내고, 화살표 방향으로 전압을 인가한 경우에는 절연 상태로부터 도통 상태로 변화하는, 즉 기입 동작이 행해지는 것을 나타내고 있다.
도 3∼도 6은 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도로서, 여기서 나타내는 메모리 어레이는, 도 2에서 도시하는 메모리 셀을 매트릭스 형상으로 배치한 것이다. 또한, 메모리 소자(1) 및 MOS 트랜지스터의 극성 및 메모리 소자(1)와 MOS 트랜지스터의 배치 관계에 의해, 도 3, 도 4, 도 5 및 도 6에서 도시하는 4 종류의 메모리 어레이의 구성이 고려된다.
여기서, 메모리 어레이의 동작 방법은 도 3∼도 6의 메모리 어레이에서 동일하기 때문에, 이하에서는 도 3의 회로를 예로 들어 설명을 행한다.
도 3에서 도시하는 기억 장치는 (m+1)행, (n+1)열의 메모리 셀이 매트릭스 형상으로 배치되어 구성되어 있고, 메모리 셀은, 도 2에서 도시한 바와 같이, 메모리 소자(1)의 일단이 MOS 트랜지스터의 일단(여기서는 소스)에 접속되어 구성되어 있다.
MOS 트랜지스터 T(T00∼Tmn)의 게이트는 워드라인 W(W0∼Wm)에 접속되고, MOS 트랜지스터의 타단(드레인)은 비트라인 B(B0∼Bn)에 접속되며, 메모리 소자(1) 의 타단은 소스선 S(S0∼Sm)에 접속되어 있다.
이상과 같이 구성되어 있는 기억 장치에서는, 예를 들면 이하와 같이 하여 (1) 기입, (2) 소거, (3)판독을 행할 수 있다.
(1) 기입
메모리 셀의 기입은, 정보의 기록을 행할 메모리 셀에 대응하는 워드라인에 전원 전압 Vdd(2.5V)를, 정보의 기록을 행할 메모리 셀에 대응하는 비트라인에 전원 전압 Vdd(2.5V)를, 소스선에 그라운드 전위(0V)를 인가함으로써 행한다. 이와 같이 전압을 인가하면, 메모리 소자(1)가 절연 상태이기 때문에, 비트·소스 간의 인가 전압의 거의가 메모리 소자(1)에 인가되게 되어, 메모리 소자(1)에 Vdd(2.5V)의 전압이 가해지고, 이것이 기입 전압 임계값(0.5V)을 초과하기 때문에, 메모리 소자(1)가 높은 저항값(1㏁ 이상)의 절연 상태로부터 낮은 저항값(수 ㏀)의 도통 상태로 변화하는 것이다.
또한, 정보의 기록을 행하지 않는 메모리 셀에 기입을 행하게 하지 않기 위해서, 정보의 기록을 행할 메모리 셀에 대응하는 워드라인 이외의 워드라인 및 정보의 기록을 행할 메모리 셀에 대응하는 비트라인 이외의 비트라인에는 0V를 인가한다.
(2) 소거
메모리 셀의 소거는, 정보의 소거를 행할 메모리 셀에 대응하는 워드라인에 Vdd(2.5V)를, 정보의 소거를 행할 메모리 셀에 대응하는 비트라인에 그라운드 전위(0V)를, 소스선에 Vdd(2.5V)를 인가함으로써 행한다. 이와 같이 전압을 인가하면, 메모리 소자(1)에는 기입과 역방향으로, 메모리 소자(1)의 소거 전의 저항값과 MOS 트랜지스터의 온 저항값의 분압으로 결정되는 전압이 인가되게 된다. 즉, 비트·소스 간의 전압을 Vbs, 메모리 소자(1)의 소거 전의 저항값을 Rm, MOS 트랜지스터의 온 저항값을 Rmos라고 하면, 메모리 소자(1)에 인가되는 전압 Vm은,
Vm=Vbs×Rm/(Rm+Rmos)
이라고 표현되고, 이 Vm이 소거 전압 임계값(-0.5V)을 초과하는 것에 의해, 메모리 소자(1)가 낮은 저항값(수 ㏀)의 도통 상태로부터 높은 저항값(1㏁ 이상)의 절연 상태로 변화하는 것이다.
또한, 메모리 소자(1)의 소거 전의 저항값이 지나치게 낮은 경우에는, 메모리 소자(1)에 충분한 전압이 가해지지 않아, 소거할 수 없는 경우도 있다.
구체적인 소거 수순으로서는, 도 7에서 도시하는 바와 같이 MOS 트랜지스터 T'의 게이트에 공급되는 프리차지 신호 S를 온으로 하여, MOS 트랜지스터를 통하여 전원 전압에 접속된 비트라인에 전원 전압 Vdd(2.5V)를 인가한다. 다음으로, 워드라인을 활성화하고, 워드라인에 전원 전압 Vdd(2.5V)를 인가한다. 이에 의해, 메모리 소자(1)가 도통 상태인 경우에는, 메모리 소자(1)에 0.5V 이상의 전압이 인가되어 절연 상태로 천이하고, 메모리 소자(1)가 절연 상태인 경우에는, 소거 방향으로 전압이 인가되어 있기 때문에 절연 상태를 유지하게 된다. 그 후, 프리차지 신호를 오프로 하여, 워드라인을 비활성화하고 소거를 종료한다. 또한, 도 8a에 소거 시의 워드라인, 프리차지 신호 및 비트라인의 타이밍차트를 도시한다.
(3) 판독
이하, 메모리 셀로부터의 판독에 대하여 (A) 기입 방향으로 전압을 인가하는 경우 (B) 소거 방향으로 전압을 인가하는 경우로 나누어 설명을 행한다.
(A) 기입 방향으로 전압을 인가하는 경우
메모리 셀로부터의 판독 시에 기입 방향으로 전압을 인가하는 방법, 즉 정보의 판독을 행할 메모리 셀에 대응하는 비트라인에 Vdd(2.5V)를, 소스선에 그라운드 전위(0V)를 인가하는 방법은, 메모리 소자(1)가 절연 상태인 경우, 즉 저항값이 매우 높은 상태인 경우에, 정보의 판독을 행할 메모리 셀에 대응하는 워드라인의 전위에 상관없이, 비트·소스 간의 전위(2.5V)가 그대로 메모리 소자(1)에 인가되어 기입이 행하여지게 된다.
따라서, 기입 방향으로 전압을 인가하여 판독을 행하는 것은 불가능하다.
(B) 소거 방향으로 전압을 인가하는 경우
메모리 셀로부터의 판독 시에 소거 방향으로 전압을 인가하는 방법, 즉 정보의 판독을 행할 메모리 셀에 대응하는 비트라인에 그라운드 전위(0V)를, 소스선에 Vdd(2.5V)를 인가하는 방법은, 메모리 소자(1)가 도통 상태인 경우, 메모리 소자(1)에는 메모리 소자(1)의 소거 전의 저항값과 MOS 트랜지스터의 온 저항값의 분압으로 결정되는 전압이 인가되게 된다.
즉, 정보의 판독을 행할 메모리 셀에 대응하는 워드라인에 인가하는 전압을 기입 시에 인가하는 전압보다 작게 하여, MOS 트랜지스터의 온 저항값을 크게 함으로써, 메모리 소자(1)에 인가되는 전압을 소거 전압 임계값보다 작게 할 수 있어, 잘못하여 소거가 행하여지는 일도 없이 정상적인 판독이 가능하다.
또한, 메모리 소자(1)가 절연 상태인 경우는, 소거 방향으로 전압을 인가하고 있기 때문에 메모리 소자(1)의 상태에 변화는 없다.
도 9는 비트라인에 그라운드 전위(0V), 소스선에 Vdd(2.5V)를 인가한 경우에서의 메모리 소자(1)에 인가되는 전압과 MOS 트랜지스터의 게이트 전위의 관계를 나타내고 있다.
도 9로부터, MOS 트랜지스터의 게이트 전위를 1.25V 이하로 설정하면, 메모리 소자(1)에 인가되는 전압이 0.5V 이하로 되어, 잘못하여 소거가 행하여지는 일없이, 정상적으로 판독이 가능한 것을 알 수 있다.
따라서, 정보의 판독을 행할 메모리 셀에 대응하는 비트라인에 접지 전위(0V)를, 소스선에 Vdd(2.5V)를 인가함과 함께, 정보의 판독을 행할 메모리 셀에 대응하는 워드라인에 1.25V 이하의 전위를 인가함으로써, 정상적인 판독을 행할 수 있다.
또한, MOS 트랜지스터의 게이트 전위가 클수록, 판독 시의 신호인 판독 전류가 크게 떨어지기 때문에, 정보의 판독을 행할 메모리 셀에 대응하는 워드라인에는, 잘못하여 소거가 행하여지지 않는 범위에서 되도록이면 큰 전위(1.25V)를 인가하는 것이 바람직하다.
구체적인 판독 수순으로서는, 도 7에서 도시하는 바와 같이 MOS 트랜지스터 T'의 게이트에 공급되는 프리차지 신호 S를 온으로 하여, MOS 트랜지스터를 통하여 전원 전압에 접속된 비트라인에 전원 전압 Vdd(2.5V)를 인가한다. 다음으로, 워드라인을 활성화하고, 워드라인에 1.0V를 인가한다. 이에 의해, 메모리 소자(1)가 도통 상태인 경우에는, 메모리 소자(1)에 인가되어 있는 전압이 0.5V 이하이기 때문에, 소거는 행해지지 않고서 도통 상태를 유지하고, 메모리 소자(1)가 절연 상태인 경우에는, 소거 방향으로 전압이 인가되어 있기 때문에 절연 상태를 유지하게 된다. 그 후, 프리차지 신호를 오프로 하여, 비트라인을 절연 상태로 한다. 그리고, 메모리 소자(1)가 도통 상태인 경우에는 도 8b에서의 부호 a로 나타내는 바와 같이 비트라인 전위가 하강하고, 메모리 소자(1)가 절연 상태인 경우에는 도 8b에서의 부호 b로 나타내는 바와 같이 비트라인 전위가 유지되기 때문에, 이 전위를 센스 앰프 D에서 검출하여 도통 또는 절연 상태를 판별한다. 또한, 도 8b는 판독 시의 워드라인, 프리차지 신호 및 비트라인의 타이밍차트를 도시한다.
본 발명을 적용한 기억 장치의 일례에서는, 게이트 전위를 기입 시보다 작게 설정함으로써, 판독 시의 비트라인 및 소스선 전위를 기입 시와 동일하게 설정하여 판독을 행할 수 있어, 판독을 위한 비트라인 회로를 간략화할 수 있어서, 셀 면적의 감소, 소비 전력의 감소, 액세스 속도의 증대를 도모할 수 있다.
도 10은 본 발명을 적용한 기억 장치의 다른 일례에 사용하는 메모리 소자(2)의 전류-저항(I-R) 변화를 도시하는 그래프이다.
또한, 도 10에 도시한 바와 같은 I-R 특성을 갖는 메모리 소자(2)에서는, 예를 들면, 제1 전극과 제2 전극 사이(예를 들면, 하부 전극과 상부 전극 사이)에 기억층이 사이에 끼워져 구성된 기억 소자에서, 기억층이 적어도 2개 이상의 자성막으로 이루어짐과 함께, 자성막 사이가 절연체 또는 도체에 의해 분리된 것을 들 수 있다.
이 메모리 소자(2)는, 초기 상태에는 저항값이 작지만(예를 들면, 5㏀), 도 10의 +1.5X[A](예를 들면, 100㎂) 이상의 전류가 흐르면, 저항값이 증대한다(예를 들면, 6㏀). 그리고, 저항값은 일정값을 나타내고, 그 후, 전류를 0A로 되돌리더라도 그 저항값(높은 저항값)을 계속해서 유지한다.
또한, 이하, 이 동작을 "Write0"라고 칭하고, 이 상태를 고저항 상태라고 칭한다. 또한, 이 때에 흐르는 전류를 "Write0 전류 임계값"이라고 칭한다.
다음으로, 메모리 소자(2)에 Write0와는 역방향으로 전류를 흘리고, 흐르는 전류값을 크게 해 가면, 도 10의 -1.5X[A](예를 들면, -100㎂)에서 저항값이 감소되어, 초기 상태와 동일한 낮은 저항값(예를 들면, 5㏀) 것으로 변화한다. 그 후, 전류를 0A로 되돌리더라도 그 저항값(낮은 저항값)을 계속해서 유지한다.
또한, 이하, 이 동작을 "Write1"이라고 칭하며, 이 상태를 "저저항 상태"라고 칭한다. 또한, 이 때에 흐르는 전류를 "Write1 전류 임계값"이라고 칭한다.
이와 같이, 메모리 소자(2)에 플러스·마이너스의 전류를 흘림으로써, 메모리 소자(2)의 저항값을 5㏀∼6㏀까지 가역적으로 변화시킬 수 있다. 또한, 메모리 소자(2)에 전류가 흐르고 있지 않은 경우, 즉 전류가 0A일 때, 저저항과 고저항 상태의 2 가지 상태를 취할 수 있어, 이들 상태를 데이터 1 및 0과 대응시킴으로써, 1 비트의 데이터의 기억이 가능하게 된다.
또한, 도 10에서는 흐르는 전류의 범위를 -2X∼+2X로 하고 있지만, 흐르는 전류를 그 이상으로 크게 하여도, 본 발명을 적용한 기억 장치의 다른 일례에 사용하는 메모리 소자(2)에서는 저항값은 거의 변화하지 않는다.
또한, 본 발명을 적용한 기억 장치의 다른 일례에 사용하는 메모리 셀도, 상기한 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 셀과 마찬가지로, 메모리 셀(2)에 대하여 MOS 트랜지스터가 직렬로 접속되어 있고, MOS 트랜지스터가 메모리 소자(2)에 대한 부하로서 작용한다.
또한, 메모리 소자(2)의 MOS 트랜지스터에 접속된 단자와는 반대측의 단자에 단자 전압 V1이 인가되고, MOS 트랜지스터의 메모리 소자(2)에 접속된 단자와는 반대측의 한 쪽의 단자(예를 들면, 소스측의 단자)에 단자 전압 V2가 인가되며, MOS 트랜지스터의 게이트에 게이트 전압 Vgs가 인가되는 구성으로 되어 있는 점, 메모리 셀을 구성하는 메모리 소자(2) 및 MOS 트랜지스터의 양단에 각각 단자 전압 V1, V2가 인가됨으로써, 양 단자 사이에 전위차 V(=│V2-V1│)를 일으키는 점은 상기한 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 셀과 마찬가지이다.
또한, 메모리 소자(2)와 MOS 트랜지스터의 극성에 의해, 도 2a 및 도 2b에서 도시하는 2 종류의 메모리 셀의 구성이 생각되는 점, 메모리 소자(2) 및 MOS 트랜지스터의 극성 및 메모리 소자(2)와 MOS 트랜지스터의 배치 관계에 의해, 도 3, 도 4, 도 5 및 도 6에서 도시하는 4 종류의 메모리 어레이의 구성이 생각되는 점도, 상기한 본 발명을 적용한 기억 장치의 일례와 동일하게 적용된다.
메모리 소자(2)를 사용하여, 도 3과 같이 구성된 기억 장치에서는, 예를 들면 이하와 같이 하여 (1) Write1, (2) Write0, (3) 판독을 행할 수 있다.
(1) Write1
메모리 셀의 Write1은, 정보의 기록을 행할 메모리 셀에 대응하는 워드라인 에 전원 전압 Vdd(2.5V)를, 정보의 기록을 행할 메모리 셀에 대응하는 비트라인에 전원 전압 Vdd(2.5V)를, 소스선에 그라운드 전위(0V)를 인가함으로써 행한다.
이와 같이 전압을 인가하면, 메모리 소자(2)에 전류가 흐르게 되는 것이지만, 흐르는 전류값은, MOS 트랜지스터와 메모리 소자(2)의 합성 저항, 즉 MOS 트랜지스터의 온 저항값으로 결정된다. 즉, 비트·소스 간의 전압을 Vbs, 메모리 소자(2)의 Write1 전의 저항값을 Rm, MOS 트랜지스터의 온 저항값을 Rmos라고 하면, 메모리 소자(2)에 흐르는 전류 Im은,
Im=Vbs/(Rm+Rmos)
라고 표현되고, 이 Im이 Write1 전류 임계값(-100㎂)을 초과하기 때문에, 메모리 소자(2)가 높은 저항값(6㏀)의 고저항 상태로부터 낮은 저항값(5㏀)의 저저항 상태로 변화하는 것이다.
또한, 정보의 기록을 행하지 않는 메모리 셀에 Write1을 행하게 하지 않기 위해서, 정보의 기록을 행할 메모리 셀에 대응하는 워드라인 이외의 워드라인 및 정보의 기록을 행할 메모리 셀에 대응하는 비트라인 이외의 비트라인은 0V를 인가한다.
(2) Write0
메모리 셀의 Write0는, 정보의 기록을 행할 메모리 셀에 대응하는 워드라인에 Vdd(2.5V)를, 정보의 기록을 행할 메모리 셀에 대응하는 비트라인에 그라운드 전위(0V)를, 소스선에 Vdd(2.5V)를 인가함으로써 행한다.
이와 같이 전압을 인가하면, 메모리 소자(2)에 Write1과는 역방향으로 전류 가 흐르게 되는 것이지만, 메모리 소자(2)에 흐르는 전류 Im은,
Im=Vbs/(Rm+Rmos)
이라고 표현되어, 이 Im이 Write0 전류 임계값(100㎂)을 초과하기 때문에, 메모리 소자(2)가 낮은 저항값(5㏀)의 저저항 상태로부터 높은 저항값(6㏀)의 고저항 상태로 변화하는 것이다.
(3) 판독
이하, 메모리 셀로부터의 판독에 대하여 (A) Write0 방향으로 전류를 흘리는 경우 (B) Write1 방향으로 전류를 흘리는 경우로 나누어 설명을 행한다.
(A) Write0 방향으로 전류를 흘리는 경우
메모리 셀로부터의 판독 시에 Write0 방향으로 전류를 흘리는 방법, 즉 정보의 판독을 행할 메모리 셀에 대응하는 비트라인에 그라운드 전위(0V)를, 소스선에 Vdd(2.5V)를 인가하는 방법의 경우에는, 흐르는 전류가 단순하게 MOS 트랜지스터의 전류 구동 능력만으로 결정하는 것이 가능하다.
이 경우, 메모리 소자(2)에는, 저저항 상태, 고저항 상태 중 어느 경우도, MOS 트랜지스터의 온 저항값과 메모리 소자(2)의 합성 저항, 즉 MOS 트랜지스터의 온 저항값으로 결정되는 전류가 흐르게 된다.
즉, 정보의 판독을 행할 메모리 셀에 대응하는 워드라인에 인가하는 전압을 Write0 시에 인가하는 전압보다 작게 하고, MOS 트랜지스터의 온 저항값을 크게 함으로써, 메모리 소자(2)에 흐르는 전류를 Write0 전류 임계값보다 작게 할 수 있어, 잘못하여 Write0가 행해지는 일없이 정상적인 판독이 가능하다.
도 11은 비트라인에 그라운드 전위(0V), 소스선에 Vdd(2.5V)를 인가한 경우에서의 메모리 소자(2)에 흐르는 전류와 MOS 트랜지스터의 게이트 전위의 관계를 도시하고 있다.
도 11로부터, MOS 트랜지스터의 게이트 전위를 1.3V 이하로 설정하면, 메모리 소자(2)에 흐르는 전류가 100㎂ 이하로 되어, 잘못하여 Write0가 행해지는 일없이, 정상적으로 판독이 가능하다는 것을 알 수 있다.
따라서, 정보의 판독을 행할 메모리 셀에 대응하는 비트라인에 접지 전위(0V), 소스선에 Vdd(2.5V)를 인가함과 함께, 정보의 판독을 행할 메모리 셀에 대응하는 워드라인에 1.3V 이하의 전위를 인가함으로써, 정상적인 판독을 행할 수 있다.
또한, MOS 트랜지스터의 게이트 전위가 클수록, 판독 전류가 크게 떨어지기 때문에, 정보의 판독을 행할 메모리 셀에 대응하는 워드라인에는, 잘못하여 Write0가 행해지지 않는 범위에서 되도록이면 큰 전위(1.3V)를 인가하는 것이 바람직하다.
(B) Write1 방향으로 전류를 흘리는 경우
메모리 셀로부터의 판독 시에 Write1 방향으로 전류를 흘렸다고 하여도, (A) Write0 방향으로 전류를 흘리는 경우와 마찬가지로 판독을 행하는 것은 가능하다. 단, Write1 방향으로 전류를 흘리는 경우에는, MOS 트랜지스터의 게이트·소스 간의 전위차를 고려해야 한다.
본 발명을 적용한 기억 장치에서는, 게이트 전위를 Write0 시나 Write1 시보다 작게 설정함으로써, 판독 시의 비트라인 및 소스선 전위를 Write0 시나 Write1 시와 동일하게 설정하여 판독을 행할 수 있어, 판독을 위한 비트라인 회로를 간략화할 수 있다. 따라서, 셀 면적의 감소, 소비 전력의 감소, 액세스 속도의 향상을 도모할 수 있다.
본 분야의 숙련된 자라면 첨부된 청구항 또는 그 등가물의 범위내에 포함되는 한 설계 요구사항 및 다른 요소에 따라 다양한 변형, 결합, 서브-결합 및 변경이 이루어질 수 있다는 것을 알 수 있어야 한다.

Claims (7)

  1. 기억 장치에 있어서,
    제1 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태에서 낮은 상태로 변화하고, 상기 제1 임계값 신호와는 극성이 다른 제2 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태에서 높은 상태로 변화하는 특성을 갖는 기억 소자와,
    상기 기억 소자와 직렬로 접속되고, 부하로서 기능하는 회로 소자를 포함하며, 상기 기억 소자 및 상기 회로 소자는 메모리 셀을 구성하고, 상기 메모리 셀은 매트릭스 형상으로 배열되며,
    상기 기억 소자의 판독시의 상기 회로 소자의 저항값은 상기 기억 소자의 기입시 또는 소거시의 저항값과는 상이한 것을 특징으로 하는 기억 장치.
  2. 제1항에 있어서,
    상기 기억 소자의 판독시에 상기 메모리 셀에 인가되는 전압은 상기 기억 소자의 기입시 또는 소거시에 상기 메모리 셀에 인가되는 전압과 동일한 것을 특징으로 하는 기억 장치.
  3. 제1항에 있어서,
    상기 기억 소자의 판독시의 상기 회로 소자의 저항값은 상기 기억 소자의 저 항값을 변화시키지 않는 범위 내에서 최대 전압을 상기 기억 소자에 인가하는 것이 가능한 저항값인 것을 특징으로 하는 기억 장치.
  4. 제1항에 있어서,
    상기 기억 소자는 제1 전극과 제2 전극 사이에 기억층이 개재되도록 형성되고, 상기 제1 전극과 상기 제2 전극 사이에 상기 제1 임계값 신호 이상의 전기 신호가 인가됨으로써 상기 기억 소자의 저항값이 높은 상태에서 낮은 상태로 변화하고, 상기 제1 전극과 상기 제2 전극 사이에 제2 임계값 신호 이상의 전기 신호가 인가됨으로써 상기 기억 소자의 저항값이 낮은 상태에서 높은 상태로 변화하는 것을 특징으로 하는 기억 장치.
  5. 제1항에 있어서,
    상기 전기 신호는 전압 또는 전류인 것을 특징으로 하는 기억 장치.
  6. 반도체 장치에 있어서,
    제1 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태에서 낮은 상태로 변화하고, 상기 제1 임계값 신호와는 극성이 다른 제2 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태에서 높은 상태로 변화하는 특성을 갖는 기억 소자;
    상기 기억 소자와 직렬로 접속되고, 부하로서 기능하는 회로 소자 -상기 기 억 소자와 상기 회로 소자는 메모리 셀을 구성하고, 상기 메모리 셀은 매트릭스 형상으로 배열됨- ; 및
    상기 기억 소자의 판독시의 상기 회로 소자의 저항값을 상기 기억 소자의 기입시 또는 소거시의 저항값과는 상이하게 하는 회로 소자 제어 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치에 있어서,
    제1 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태에서 낮은 상태로 변화하고, 상기 제1 임계값 신호와는 극성이 다른 제2 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태에서 높은 상태로 변화하는 특성을 갖는 기억 소자;
    상기 기억 소자와 직렬로 접속되고, 부하로서 기능하는 회로 소자 -상기 기억 소자와 상기 회로 소자는 메모리 셀을 구성하고, 상기 메모리 셀은 매트릭스 형상으로 배열됨- ; 및
    상기 기억 소자의 판독시의 상기 회로 소자의 저항값을 상기 기억 소자의 기입시 또는 소거시의 저항값과는 상이하게 하는 회로 소자 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
KR1020050095874A 2004-10-13 2005-10-12 기억 장치 및 반도체 장치 KR101263017B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004298289A JP2006114087A (ja) 2004-10-13 2004-10-13 記憶装置及び半導体装置
JPJP-P-2004-00298289 2004-10-13

Publications (2)

Publication Number Publication Date
KR20060052200A true KR20060052200A (ko) 2006-05-19
KR101263017B1 KR101263017B1 (ko) 2013-05-09

Family

ID=36382497

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050095874A KR101263017B1 (ko) 2004-10-13 2005-10-12 기억 장치 및 반도체 장치

Country Status (4)

Country Link
US (1) US7372718B2 (ko)
JP (1) JP2006114087A (ko)
KR (1) KR101263017B1 (ko)
CN (1) CN100524510C (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US7936597B2 (en) * 2008-03-25 2011-05-03 Seagate Technology Llc Multilevel magnetic storage device
US8045361B2 (en) * 2008-10-09 2011-10-25 Seagate Technology Llc Non-volatile memory cell with complementary resistive memory elements
JP4722230B2 (ja) 2009-05-14 2011-07-13 パナソニック株式会社 不揮発性記憶装置及び不揮発性記憶装置へのデータ書込み方法
JP4796640B2 (ja) * 2009-05-19 2011-10-19 シャープ株式会社 半導体記憶装置、及び、電子機器
US8315081B2 (en) * 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
KR101784340B1 (ko) 2011-01-13 2017-10-12 삼성전자 주식회사 양방향 저항 메모리 장치
US9165648B1 (en) 2011-12-23 2015-10-20 Adesto Technologies Corporation Resistive memory devices, circuits and methods having read current limiting
US8730752B1 (en) 2012-04-02 2014-05-20 Adesto Technologies Corporation Circuits and methods for placing programmable impedance memory elements in high impedance states
KR102159258B1 (ko) 2014-04-04 2020-09-23 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
US9747982B1 (en) * 2016-02-22 2017-08-29 Arm Ltd. Device and method for generating random numbers
US10460805B2 (en) * 2016-02-29 2019-10-29 Sony Corporation Semiconductor circuit, method of driving semiconductor circuit, and electronic apparatus
US11996144B2 (en) 2021-06-15 2024-05-28 Seagate Technology Llc Non-volatile memory cell with multiple ferroelectric memory elements (FMEs)
US11868621B2 (en) 2021-06-22 2024-01-09 Seagate Technology Llc Data storage with multi-level read destructive memory

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4726292B2 (ja) * 2000-11-14 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6873538B2 (en) 2001-12-20 2005-03-29 Micron Technology, Inc. Programmable conductor random access memory and a method for writing thereto
US6791885B2 (en) 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
JP4205938B2 (ja) * 2002-12-05 2009-01-07 シャープ株式会社 不揮発性メモリ装置
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP2004185755A (ja) * 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
CN1717748A (zh) * 2003-06-25 2006-01-04 松下电器产业株式会社 驱动非易失性存储器的方法
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
JPWO2005041303A1 (ja) * 2003-10-23 2007-04-26 松下電器産業株式会社 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
JP2005252068A (ja) * 2004-03-05 2005-09-15 Sony Corp 記憶装置
JP3809445B2 (ja) * 2004-03-05 2006-08-16 株式会社東芝 磁気抵抗ランダムアクセスメモリおよびその駆動方法
JP2006099866A (ja) * 2004-09-29 2006-04-13 Sony Corp 記憶装置及び半導体装置

Also Published As

Publication number Publication date
CN1779851A (zh) 2006-05-31
CN100524510C (zh) 2009-08-05
US7372718B2 (en) 2008-05-13
US20060109316A1 (en) 2006-05-25
JP2006114087A (ja) 2006-04-27
KR101263017B1 (ko) 2013-05-09

Similar Documents

Publication Publication Date Title
KR101263017B1 (ko) 기억 장치 및 반도체 장치
KR101207157B1 (ko) 기억 장치 및 반도체 장치
KR101265325B1 (ko) 기억 장치 및 반도체 장치
JP4385778B2 (ja) 記憶装置
KR101222826B1 (ko) 메모리 및 반도체 장치
KR20060051736A (ko) 기억 장치 및 반도체 장치
US7471543B2 (en) Storage device and semiconductor device
JP2007018615A (ja) 記憶装置及び半導体装置
JP2007026492A (ja) 記憶装置及び半導体装置
KR101265885B1 (ko) 기억 장치 및 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170421

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180420

Year of fee payment: 6