KR20060049348A - 반도체장치 - Google Patents

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KR20060049348A
KR20060049348A KR1020050100861A KR20050100861A KR20060049348A KR 20060049348 A KR20060049348 A KR 20060049348A KR 1020050100861 A KR1020050100861 A KR 1020050100861A KR 20050100861 A KR20050100861 A KR 20050100861A KR 20060049348 A KR20060049348 A KR 20060049348A
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기요다카 미와
나유타 가리야
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

반도체장치의 실리콘기판(120) 상에, 필드산화피막(101)이 마련되어진다. 필드산화피막(101) 상에, 두 개의 퓨즈들(104)이 마련되어진다. 실리콘기판(120) 내에 퓨즈들(104) 바로 아래로, n형 웰(102)이 마련되어진다. n형 웰(102)의 곁에, p형 웰(103)이 실리콘기판(120) 내에 퓨즈들(104) 바로 아래의 영역을 둘러싸는 방법으로 마련되어진다. 덮개절연막(108)이 실리콘기판(120) 및 필드산화피막(101) 위로 마련되어진다. 접촉부(106) 및 배선부(107)로 구성된 씰링이 퓨즈들(104)을 둘러싸도록 덮개절연막(108) 내에 매립된다.
필드산화피막, n형 웰, p형 웰, 씰링, 퓨즈, 덮개절연막

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 본 실시예에서 이용된 레이저-트리밍 퓨즈의 구성을 도시한 단면도;
도 2는 본 실시예에서 이용된 레이저-트리밍 퓨즈의 구성을 도시한 평면도;
도 3a 내지 3c는 제조단계의 순으로 본 실시예에 따른 반도체장치를 제조하는 방법을 도시한 공정단면도;
도 4a 및 4b는 제조단계의 순으로 본 실시예에 따른 반도체장치를 제조하는 방법을 도시한 부가적 공정단면도;
도 5는 본 실시예에서 이용된 레이저-트리밍 퓨즈가 트림된 후의 구성을 도시한 단면도;
도 6은 본 실시예에서 이용된 레이저-트리밍 퓨즈가 트림된 후의 구성을 도시한 또 다른 단면도;
도 7은 종래에 알려진 반도체장치의 구성을 도시한 단면도;
도 8은 참조예에서 이용된 레이저-트리밍 퓨즈의 구성을 도시한 단면도;
도 9는 참조예에서 이용된 레이저-트리밍 퓨즈가 트림된 후의 구성을 도시한 단면도; 및
도 10은 참조예에서 이용된 레이저-트리밍 퓨즈가 트림된 후의 구성을 도시한 또 다른 단면도이다.
11 : 절연중간층 12 : 퓨즈
16 : 제1금속배선부 17 : 제1절연막
18 : SOG막 19 : 제2절연막
20a 및 20b : 영역 20t : 스루홀개구부
22 : 제2배선부 23 : 부동화막
25 : 덮개개구부 101 : 필드산화피막
102 : n형 웰 103 : p형 웰
104 : 퓨즈 105 : 절연막
106 : 접촉부 107 : 배선부
108 : 덮개절연막 112 : 퓨즈의 단부
113 : 씰링 116 : 구리배선부
120 : 실리콘기판 201 : 필드산화피막
202 : n형 웰 203 : p형 웰
204 : 퓨즈 205 : 절연중간층
206 : 접촉플러그 207 : 제1배선부
208 : 절연산화피막 209 : 제1비아
210 : 레이저-트리밍 개구부 211 : 제2배선부
212 : 절연산화피막 213 : 상위층 절연산화피막
220 : 실리콘기판 701 : 필드산화피막
704 : 퓨즈 705 : 보호산화피막
710 : 퓨즈개구부 715 : 손상부
720 : 실리콘기판
본 발명은 반도체장치에 관한 것이다.
최근에, 반도체회로들은 자동차와 같은 높은 신뢰성이 요구되는 제품들 내에 이용되기 시작했고, 그래서 신뢰성 있는 기술들 또한 트랜지스터 및 배선과 같은 이러한 회로들의 구성소자들 각각을 제조하는데 요구되기 시작했다. 반도체는 일반적으로 반도체기판 상에 트랜지스터, 저항기 및 커패시터와 같은 다수의 회로구성소자들을 형성하고 요구된 회로작동 및 기능을 만족시키도록 이들 구성소자들을 배선하는 것에 의해 제조된다. 소위, 퓨즈들은 결점이 발견되는 기억회로 또는 용장회로저항기(redundant circuit resistor)를 차단하기 위해서 반도체회로용 소자 기술(factor technology) 내에 이용된다. 그것들 중에서, 레이저-트리밍 퓨즈는 다수의 퓨즈들이 요구되는 그런 반도체회로에서 소망된 퓨즈가 레이저를 이용하여 차단될 수 있도록 하는데 이용되는 기술이다.
일본 공개특허공보 제10-223762호에서는 퓨즈의 측벽을 통해 수분이 침투하는 것을 방지하는 구조를 가지는 퓨즈 소자들을 가진 반도체장치가 개시되어 있다. 도 7은 이러한 반도체장치의 구조에 대한 개략적 단면도를 도시한다. 도 7에서는, 장치는 BPSG와 같은 절연중간층(11) 내에 매립된 퓨즈(12)를 구비한 실리콘기판을 가진다. 제1금속배선부(16)는 일반적으로 알루미늄으로 구성되어 있고 포토리소그래피 및 에칭을 이용하여 패턴화된다. 패턴화된 제1배선부(16)는 제1절연막(17)에 의해 덮힌다. 제1절연막(17)은 예를 들면, CVD를 이용하여 형성된 실리콘산화막이다.
도 7에 도시한 바와 같이, 패턴화된 제1배선부(16)가 제1절연막(17)에 의해 덮힐 경우, 제1배선부(16) 및 제1절연막(17) 사이에 단(step)이 발생된다. 그런 단은 예를 들면, 다층 배선 구조 내에 상부 층 상에 구성된 배선부의 절단에 도움을 줄 수 있다. 표면을 평평하게 하도록 단을 제거하기 위해서, SOG막(18)이 오버코트막으로서 증착되고 백에칭된다. 따라서, 제1절연막(17) 및 SOG막(18)은 평평한 표면을 제공한다. 제2절연막(19)은 제1절연막(17) 및 SOG막(18)에 의해 형성된 평평한 표면 상에 형성된다. 제2절연막(19)는 예를 들면, CDV에 의해 형성된 실리콘산화막이다.
제2절연막(19) 상에 감광수지(미도시)가 적용되고 빛에 노출되며 선택적으로 스루홀(through hole)이 형성되어 있는 영역들(20a 및 20b)의 위가 제거된다. 영역들(20a 및 20b)을 형성하는 스루홀은 퓨즈(12) 및 제1배선부(16) 상에 각각 배치된다. 영역들(20a 및 20b)을 형성하는 스루홀에 있어서, 스루홀개구부(20t) 및 콘택트홀이 각각 에칭에 의해 형성된다.
영역(20a)에서, 기판내에 제2절연막(19), SOG막(18), 제1절연막(17) 및 절연중간층이 부분적으로 에칭되어, 퓨즈(12) 상에 위치된 영역(20a)에 스루홀개구부(20t)를 형성한다. 영역(20b)에서, 제2절연막(19) 및 제1절연막(17)은 제거되어 다층 배선부에 스루홀을 형성한다.
그런 방법으로, 스루홀개구부(20t)는 퓨즈(12) 상에 위치된 영역(20a)에 형성된다. 또한, 다층 연결을 위한 콘택트홀은 제1배선부(16), 내측 상에 스퍼터된 제2금속 및 스루홀개구부(20t)의 노출된 표면 상에 형성된다. 제2금속은 금속측벽부(21a) 및 제2배선부(22)를 형성하기 위하여 포토리소그래피 및 에칭 가공을 이용하여 선택적으로 패턴화된다. 금속측벽부(21a) 및 제2배선부(22)를 구성하는 제2금속을 만들기 위해 알루미늄이 이용된다. 또한, 부동화막(passivation film; 23)은 CDV를 이용하여 덮개막으로서 표면 전체에 증착된다. 그런 다음, 퓨즈(12)를 위로 위치된 부동화막(23)은 건식에칭에 의해 제거된다.
이러한 구성에 따라서, 퓨즈(12) 위로 덮개개구부(25)가 퓨즈개구부로서 형성된다. 덮개개구부(25)가 형성될 경우,기판의 일부인 절연중간층(11)도, 제거되지 않고 남은 절연중간층(11)의 일부가 레이저에 의해 쉽게 제거될 수 있을 정도로 부분적으로 에칭된다.
상기한 바와 같이, 이러한 반도체장치에서 높은 수분흡수성을 가진 SOG막(18)은 제2배선부(22)와 같은 금속에 의해 덮히고 또한, 부동화막(23)에 의해 덮힌다. 일본 공개특허공보 제10-223762호에서는 수분이 SOG막(18) 내로 침투되는 것을 방지하기 위해서 SOG막(18)이 금속측벽부(21a) 및 부동화막(23)에 의해 이중으로 덮힌것이 개시되어 있다.
그러나, 상기 일본 공개특허공보 제10-223762호에 개시된 종래의 기술들에 의해 예를 들면, 제1배선부(16) 및 제2배선부(22) 사이의 부분으로부터 그리고 덮개개구부(25)로부터 금속측벽부(21a) 외부로 수분의 침투를 막는 것은 가능하지만, 이러한 기술들에 의해서는 퓨즈 트리밍에 의해 손상된 퓨즈(12)부로부터의 수분, 금속이온 및 유기물의 침투를 막는 것이 어렵다. 따라서, 손상된 부분을 통해 침투된 수분, 금속이온 또는 유기물은 제1배선부(16), 제2배선부(22) 및 다른 소자들(미도시)의 성능저하를 일으킬 수 있다. 따라서, 상기 일본 공개특허공보 제10-223762호에 개시된 이러한 종래의 기술들은 신뢰성의 측면에서 보면 향상의 여지가 남아있다.
본 발명에 따르면, 반도체기판; 상기 반도체기판 상에 마련된 절연층; 상기 절연층 상에 마련된 퓨즈; 및 상기 기판내에 상기 퓨즈 바로 아래로 마련된 n형 웰을 포함하는 반도체장치가 제공된다.
이러한 구성에 의해, 음으로 대전된 n형 웰은 퓨즈 트리밍 후에 퓨즈가 제거되는 부분으로부터 침투되는 양으로 대전된 수분, 금속이온 및 유기물을 포획할 수 있다. 레이저 조사에 의해 퓨즈를 녹일 때, 절연층의 손상부로부터 침투된 수분, 금속이온들 또는 유기물들이 n형 웰의 외부로 침투하는 것을 방지할 수 있다. 따라서, n형 웰 외부에 회로소자들을 구성하는 것에 의해 회로소자들의 기능적 측면에서의 성능저하를 방지하는 것이 가능하다. 그러므로, 이러한 구성에 의해 높은 신뢰도를 가진 반도체장치를 얻을 수 있다.
본 발명은 반도체기판; 상기 반도체기판 상에 마련된 절연층; 상기 절연층 상에 마련된 퓨즈; 및 상기 기판 내에 상기 퓨즈 바로 아래의 영역을 둘러싸도록 마련된 p형 웰을 포함하는 반도체장치를 제공한다.
이러한 구성에 의해, 양으로 대전된 p형 웰의 전위는 퓨즈 트리밍 후에 퓨즈가 제거되는 부분으로부터 침투할 수 있는 양으로 대전된 수분, 금속이온들 및 유기물들을 밀쳐낼 수 있다. 따라서, 레이저 조사에 의해 퓨즈를 녹일 때 절연층의 손상부로부터 침투된 수분, 금속이온들 또는 유기물들이 p형 웰의 외부로 침투하는 것을 방지할 수 있다. 따라서, p형 웰 외부에 회로소자들을 구성하는 것에 의해, 회로소자들의 기능적 측면에서의 성능저하를 방지할 수 있다. 그러므로, 이러한 구성에 의해, 높은 신뢰도를 가진 반도체장치를 얻을 수 있다.
본 발명은 퓨즈 아래에 특정 웰 구조를 가지기 때문에 신뢰도를 가진 반도체장치를 제공한다.
본 발명은 이하에서 실시예를 참조하여 설명될 것이다. 기술분야의 당업자들은 많은 대체 실시예들이 본 발명의 가르침에을 이용하여 실현될 수 있고, 본 발명의 범위가 이들 실시예에 구속되지 않음을 알 수 있다.
본 발명에 따른 반도체장체에서는, 상기한 n형 웰은 절연층의 하부 표면과 접촉하도록 형성될 수 있다. 이러한 구성에 의해, 또한 레이저 조사에 의해 퓨즈를 녹일 때, 예를 들면, 절연층의 손상부로부터 침투한 가령, 수분, 금속이온들, 유기물들이 n형 웰에 의해 효과적으로 포획될 수 있다.
또한, 본 발명에 따른 반도체장치에서는, 상부 절연막은 반도체기판 및 절연층과 퓨즈를 둘러싸도록 상부 절연막 내에 매립된 씰링 위로 마련될 수 있다. 이러 한 구성에 의해, 씰링은 퓨즈를 둘러싸도록 상부 절연막 내에 매립되므로 예를 들면, 수분, 금속이온들, 유기물들이 상부 절연막을 통해 퓨즈 주위에 마련된 회로소자 영역 내로 침투하는 것을 방지할 수 있다.
본 발명에 따른 반도체장치에서는, 상기한 p형 웰은 씰링의 하부 표면과 접촉하도록 구성될 수 있다. 이러한 구성에 의해, 예를 들면, 수분, 금속이온들, 유기물들이 퓨즈 주위에 마련된 회로소자 영역 내로 침투하는 것을 효과적으로 방지할 수 있도록 하기 위해 p형 웰 및 씰링은 통합될 수 있다.
본 발명에 따른 반도체장치에서는, 상기한 절연층은 반도체기판의 소자형성표면 상에 매립된 소자분리막으로 구성될 수 있다. 이러한 구성에 의해 또한, 레이저 조사에 의해 퓨즈를 녹일 때 예를 들면, 절연층의 손상부로부터 침투한 가령 수분, 금속이온들, 유기물들이 웰 구조의 외부로 침투하는 것을 방지할 수 있도록 특정 웰 구조가 퓨즈 아래에 마련된다.
본 발명에 따른 반도체장치에서는, 또한 보호절연막은 상기한 퓨즈의 상부표면을 덮도록 마련될 수 있다. 이러한 구성에 의해, 보호절연막은 수분, 금속이온들, 유기물 등의 침투를 방지하고 퓨즈 아래의 영역 내로 이러한 것들이 침투하는 것을 방지할 수 있도록 퓨즈의 상부 표면을 덮는다.
이하에서, 본 발명의 실시예를 도면을 참조하여 설명한다. 동종의 구성요소는 동종의 기호들로 표시되고, 그것에 대한 상세한 설명은 적절하게 개시되지 않을 수 있다.
(제1실시예)
도 1은 본 실시예에서 이용된 레이저-트리밍 퓨즈의 구성에 대한 단면도이다.
본 실시예에 따른 반도체장치는 p형 실리콘기판(120)(반도체기판)을 포함한다. 실리콘기판(120) 상에, 필드산화피막(101)(절연층)이 마련된다. 필드산화피막(101)은 실리콘기판(120)의 소자형성표면 상에 매립된 SiO2막으로 구성된 소자분리막(STI)이다. 필드산화피막(101) 상에, 두 개의 퓨즈들(104)이 마련된다.
실리콘기판(120) 내에, n형 웰(102)이 퓨즈들(104) 바로 아래에 마련된다. n형 웰(102)은 필드산화피막(101)의 하부 표면에 접촉하도록 형성된다. p형 웰(103)은 실리콘기판(120) 내에 퓨즈들(104) 바로 아래의 지역을 둘러싸도록 마련된다.
p형 웰(103)의 불순물 농도는 실리콘기판(120) 내에 다른 p형 영역들의 것보다 크다.
본 실시예는 반도체기판으로서 p형 기판을 사용하지만, 본 발명은 이것에 국한되지 않고, n형 기판(예를 들면, n형 실리콘기판)이 반도체기판으로서 사용될 수 있다.
n형 반도체기판이 반도체기판으로서 이용될 경우에는, n형 웰은 오직 다른 n형 영역들보다 높은 불순물 농도를 가질 것이 요구된다.
실리콘기판(120) 및 필드산화피막(101) 상에, 절연막(105)이 마련된다. 절연막(105)이 퓨즈들(104)의 상부 표면들을 덮도록 마련된다. 이러한 절연막(105) 내 에, 접촉부(106)는 퓨즈들(104)을 둘러싸도록 매립된다. 즉, 절연막(105)은 보호절연막 및 상부 절연막부분으로서 기능을 한다.
절연막(105) 상에, 덮개절연막(108)(상부 절연막부분)이 마련된다. 덮개절연막(108)은 퓨즈들(104)을 둘러싸도록 마련된다. 상부 절연막은 덮개절연막(108) 및 절연막(105)부분을 포함한다. 이러한 덮개절연막(108) 내에, 배선부(107)가 퓨즈들(104)를 둘러싸도록 매립된다. 씰링은 접촉부(106) 및 배선부(107)로 구성된다. p형 웰(103)은 씰링의 하부 표면과 접촉하도록 구성된다.
퓨즈들(104) 바로 위에, 덮개절연막(108) 및 절연막(105)이 퓨즈개구부를 형성하도록 부분적으로 제거된다. 예를 들면, 산화피막, 질화피막 또는 산화질화피막(oxy-nitride film)이 절연막(105)으로서 형성될 수 있다. 특히, 질화피막 및 산화질화피막은 정교한 막특성을 가지고 절연막(105)로서 높은 기능성을 가진다.
도 2는 본 실시예에 있어서 레이저-트리밍 퓨즈의 구성에 대한 단면도이다.
본 발명에 따른 반도체장치는 폴리실리콘막으로 구성된 두 개의 퓨즈들(104)을 포함한다. 본 실시예에 있어서의 퓨즈(104)는 배선들을 절단하기 위해 좁은 중간부가 레이저 조사에 의해 녹을 수 있도록 하는 구조를 가진다. 각 배선들은 퓨즈(104)의 단부와 연결되어 있다. 따라서, 퓨즈는 쉽게 레이저를 흡수하고 높은 전도성을 가진 예를 들면, 폴리실리콘, Ta, TaN, 텅스텐 또는 규소화텅스텐으로 구성된 높은 녹는점 금속막으로 구성된다.
이러한 퓨즈들(104)의 중간부인, 레이저 조사에 노출된 영역은 예를 들면, 0.5㎛ 내지 1.6㎛ 의 작은 선폭으로 설정될 수 있다. 퓨즈(104)의 양 단부들(112) 은 레이저 조사에 노출된 영역의 것보다 큰 폭을 가지고 그들 바로 아래에 실리콘기판(미도시) 내에 마련된 구리배선부(116)(오직 하나만 도시)에 연결된다.
또한, 폴리실리콘으로 구성된 퓨즈(104)의 중간부가 보다 작은 막폭을 가지는 곳에 퓨즈개구부(110)(퓨즈창)는 덮개절연막(미도시)이 존재하지 않는 곳에 마련된다. 또한, 금속으로 구성된 접촉부(106) 및 배선부(107)로 구성되는 씰링(113)은 퓨즈들(104)을 둘러싸도록 덮개절연막(108)(미도시) 및 절연막(105) 내에 마련된다.
그런 반도체장치는 다음과 같이 제조된다:
필드산화피막(101)이 실리콘기판(120) 상에 형성된다. 그 다음, 마스크(미도시)로서 포토리소그래피에 의해 패턴화된 감광수지(미도시)를 이용하여, n형 웰(102)은 이온주입법에 의해 필드산화피막(101) 아래에 형성된다. 그런 다음, n형 웰(102)에 관한 동일한 방법에 의해, p형 웰(103)은 n형 웰(102)을 둘러싸도록 형성된다.
그런 다음, 산화피막(101) 상에 폴리실리콘막이 형성되고 폴리실리콘막으로 형성된 퓨즈들(104)을 형성하기 위해 포토리소그래피 및 에칭에 의해 소망된 모양으로 패턴화된다.
또한, 절연막(105)은 퓨즈들(104)을 덮도록 형성된다. 그럼 다음, (위에서 보기에 고리모양으로 된)트랜치가 절연막(105) 내에 형성된다. 이러한 트랜치 내에 접촉부(106)가 형성되고 접촉부(106) 위로 배선부(107)가 형성된다. 덮개절연막(108)이 배선부(107) 및 절연막(105)을 덮도록 형성된다. 그런 다음, 퓨즈들(104) 위의 절연막(105) 및 덮개절연막(108)이 건식에칭에 의해 제거된다. 따라서, 레이저-트리밍개구부(110)는 퓨즈들(104) 위로 형성된다.
이하에서, 본 발명에 따른 반도체장치의 작용 및 효과를 개시한다.
본 발명에 따른 반도체장치는 높은 신뢰성을 가진다. 즉, 본 발명에 따른 반도체장치는 예를 들면, 퓨즈 트리밍에 의해 제거된 퓨즈(104)부분으로 부터 침투할 수 있는 양으로 대전된 수분, 금속이온들, 유기물들이 음으로 대전된 n형 웰(102)에 의해 포획될 수 있도록 하기 위해 레이저 트리밍 처리된 퓨즈들(104)을 포함한다.
이것은 다음과 같이 상술될 수 있다: 퓨즈(104)가 녹여질 경우, 예를 들면, 수분이 손상된 필드산화피막(101)을 통해 실리콘기판(120) 내로 침투할 수 있다.
또한, 일반적으로 반도체회로들은 에폭시와 같은 열경화성 수지에 의해 밀봉되고, 성형되고, 외부 환경들로부터 보호되도록 열처리된다. 열경화성 수지는 수분, 금속이온들 및 유기물들을 다소 함유하고 있으므로, 그것들은 퓨즈(104)의 제거된 부분을 통과할 수 있고 실리콘기판(120) 내로 침투할 수 있다.
본 실시예에 의해, 실리콘기판(120) 내로 침투하는 수분, 금속이온들 및 유기물들을 음으로 대전된 n형 웰(102)을 이용하여 포획할 수 있다.
또한, 예를 들면, 퓨즈(104)의 제거된 부분을 통해 침투할 수 있는 양으로 대전된 수분, 금속이온들, 유기물들을 양으로 대전된 p형 웰의 전위를 이용하여 밀쳐낼 수 있다.
또한, 씰링(113)은 예를 들면, 수분, 금속이온들, 유기물들이 덮개절연막 (108) 및 절연막(105)을 통과하는 것과 퓨즈들(104) 주위에 마련된 회로소자 영역 내로 침투하는 것을 방지할 수 있도록 덮개절연막(108) 및 절연막(105) 내로 매립된다.
따라서, 퓨즈들(104)이 레이저 조사에 녹았을 경우 또한, 예를 들면, 필드산화피막(101)의 손상된 부분으로부터 침투한 가령, 수분, 금속이온들, 유기물들이 p형 웰(103)의 외부로 침투하는 것을 방지할 수 있다. 그러므로, p형 웰(103)의 외부로 회로소자들을 구성하는 것에 의해 회로소자들의 기능적 측면에서 성능저하를 막을 수 있다. 따라서, 이러한 구성에 의해 높은 신뢰도를 가진 반도체장치를 얻을 수 있다.
(제2실시예)
본 실시예에 따른 반도체장치의 구성은 본 실시예에 따른 반도체장치는 뒤에 기술되는 2단 접촉부(two-step contact) 및 2단 배선부(two-step interconnection)로 구성된 씰링을 사용하는 것을 제외하고는 제1실시예에 따른 반도체장치의 구성과 기본적으로 동일하다.
다음에서, 본 실시예에 따른 반도체장치를 제조하는 단계들을 기술한다.
도 3a 내지 3c는 제조단계의 순으로 본 실시예에 따른 반도체장치를 제조하는 방법을 도시한 공정단면도이다. 우선, 도 3a에 도시한 바와 같이, 실리콘기판(220) 상에 필드산화피막(201)이 장치소자들을 서로 전기적으로 절연시키도록 퓨즈 소자부 내에 형성된다.
이러한 필드산화피막(201)은 회로소자 영역을 한정하는 다른 필드산화피막들과 동일한 가공에 의해 형성될 수 있다.
그 다음, 도 3b에 도시한 바와 같이, 마스크(미도시)로서 포토리소그래피에 의해 패턴화된 감광수지(미도시)를 이용하여, n형 웰(202)이 이온주입법에 의해 필드산화피막(201) 아래에 형성된다. 패턴화된 감광수지(미도시)는 어싸인(assign) 또는 습식에칭에 의해 제거된다. 다음으로, n형 웰(202)에 관한 동일한 방법에 의해 p형 웰(203)이 감광수지(미도시)를 유사하게 제거하기 위해서, n형 웰(202)을 둘러싸도록 형성된다. 이런 경우에는, p형 웰(203)은 소자들이 형성되는 실리콘기판(220)의 표면 상에 위에서 보기에 고리모양으로 형성된다.
n형 웰(202) 및 p형 웰(203)은 회로소자 영역 내에 형성된 n형 웰 및 p형 웰에 관한 동일한 가공에 의해 형성될 수 있다.
다음으로, 도 3c에 도시한 바와 같이, 필드산화피막(201) 상에 폴리실리콘막이 형성되고 폴리실리콘막으로 구성된 두 개의 퓨즈들(204)을 형성하도록 포토리소그래피 및 에칭에 의해 소망된 모양으로 패턴화된다. 폴리실리콘막 곁에, 퓨즈들(204)은 예를 들면, 폴리실리콘, Ta, TaN, 텅스텐 또는 규소화텅스텐으로 구성된 높은 녹는점 금속막으로 이용될 수 있다. 퓨즈들(204) 상에, BPSG로 구성된 절연중간층(205)(보호절연막 및 상부 절연막으로서도 작용하는)이 형성된다. 결과적으로, 퓨즈들(204)은 절연중간층(205) 내에 매립된다.
도 4는 제조단계의 순으로 본 실시예에 따른 반도체장치를 제조하는 방법을 도시한 부가적 공정단면도이다. 다음으로, 도 4a에 도시한 바와 같이, 절연중간층 (205)은 퓨즈들(204)을 둘러싸는 (위에서 보기에 고리모양으로 된)트랜치를 얻도록 포토리소그래피 및 에칭에 의해 패턴화된다. 또한, 이러한 고리모양으로 된 트랜치 내에, 예를 들면, 배리어 금속막 내에 마련된 티타늄 및 텅스텐막으로 구성된 배리어 금속막으로 구성되어 있는 접촉플러그(206)가 형성된다. 다음으로, 알루미늄막이 절연중간층(205) 상에 형성되고 포토리소그래피 및 에칭에 의해 접촉플러그(206)를 덮는 제1배선부(207)로 패턴화된다. 제1배선부(207)는 알루미늄으로 구성된다. 다음으로, 제1배선부(207)는 절연산화피막(208)에 의해 덮힌다.
다음으로, 도 4b에 도시한 바와 같이, 제1배선부(207) 바로 위에 절연산화피막(208)(상부 절연막부분)의 고리모양으로 된 영역은 고리모양으로 된 트랜치를 얻도록 포토리소그래피에 의해 패턴화되고 건식에칭에 의해 제거된다. 이러한 고리모양으로 된 트랜치 내에, 제1비아(209)(도 5 참조)가 제1배선부(207) 상에 형성된다. 반면에, 상기한 고리모양으로 된 트랜치를 얻는 것에 관한 동일한 건식에칭에 의해서, 레이저-트리밍개구부(210)는 퓨즈들(204) 위로 형성된다.
그런 다음, 도 5를 참조하여 후술하는 바와 같이, 유사하게, 알루미늄막이 절연산화피막(208) 상에 형성되고 포토리소그래피 및 건식에칭에 의해 제1비아(209)를 덮는 제2배선부(211)로 패턴화된다. 제2배선부(211)는 알루미늄으로 구성된다. 그 다음, 제2배선부(211)는 절연산화피막(212)(상부 절연막부분)에 의해 덮힌다. 또한, 상위층 절연산화피막(213)은 절연산화피막(212)의 상부 표면 상에 형성된다.
이 경우에는, 또한, 퓨즈들(204) 바로 위의 절연산화피막들(213 및 212)은 퓨즈들(204) 위에 다시 레이저-트리밍 개구부(210)를 형성하도록 포토리소그래피에 의해 패턴화되고 건식에칭에 의해 제거된다.
이 경우에는, 퓨즈들(204)이 레이저에 의해 쉽게 녹을 수 있도록 하는 값으로, 퓨즈들(204) 위의 산화피막인 절연중간층(205)의 두께를 조절하는 것이 바람직하다. 본 실시예에 있어서, 쉽게 설명하기 위해 퓨즈개구부(210)가 제1비아(209)를 위해 고리모양으로 된 트랜치를 형성하는 것에 관한 동일한 방법에 의해 형성되지만, 본 발명은 이에 한정되지 않고 다른 가공에 의해 형성될 수도 있다. 예를 들면, 절연산화피막(213)이 형성된 후에 절연산화피막(213, 212 및 208) 및 퓨즈들(204) 바로 위의 절연중간층(205)은 퓨즈들(204) 위에 레이저-트리밍 개구부(210)를 형성하기 위해 포토리소그래피에 의해 패턴화되고 건식에칭에 의해 제거될 수 있다.
도 5 및 6은 본 실시예에서 이용된 레이저-트리밍 퓨즈가 트림된 후의 구성을 도시한 단면도이다.
본 발명에 따른 반도체장치는 또한 제1실시예에 따른 반도체장치와 유사하게 높은 신뢰도를 가진다. 즉, 본 실시예에 따른 반도체장치에 있어서는, 도 5에 도시한 바와 같이, 예를 들면, 퓨즈들(204)이 레이저에 의해 제거된 부분으로부터 침투한 양으로 대전된 수분, 금속이온들, 유기물들이 음으로 대전된 n형 웰(202)에 의해 포획된다. 또한, 예를 들면, 양으로 대전된 수분, 금속이온들, 유기물들이 n형 웰(202)의 외부로 침투하였더라도, 가령, 양으로 대전된 수분, 금속이온들, 유기물들은 음으로 대전된 n형 웰(202) 및 양으로 대전된 p형 웰(203) 사이의 전위차에 의해 n형 웰(202)로 되돌려진다. 따라서, 예를 들면, 수분, 금속이온들, 유기물들이 p형 웰(203) 외부에 구성된 반도체소자들에 침투하는 것을 방지한다.
또한, 예를 들면, 배리어 금속막 내에 마련된 티타늄 및 텅스텐막으로 구성된 배리어 금속으로 구성되는 접촉플러그(206)로 퓨즈들(204)을 둘러싸는 것에 의해, 가령, 상기한 수분, 금속이온들, 유기물들이 제1배선부(207)의 하부 표면으로부터 침투하는 것을 방지할 수 있다. 그러므로, 예를 들면, p형 웰(203) 외부에 회로소자들을 구성하는 것에 의해, 회로소자들의 기능적 측면에서 성능저하를 막을 수 있다. 따라서, 이러한 구성에 의해 신뢰도가 높은 반도체를 얻을 수 있다.
실리콘기판(220)은 전형적으로 전위가 0이다.
또한, 레이저 조사에 의한 퓨즈들(204)의 녹임은 퓨즈들(204)의 폴리실리콘막을 가열하고 손상하는 것에 의해 실시된다. 따라서, 퓨즈들(204)이 녹을 때, 필드산화피막(201)은 도 6에 도시한 바와 같이 손상되고 제거될 수 있다. 이 경우에는, 퓨즈들(204) 및 필드산화피막(201)이 제거되므로, 양으로 대전된 수분, 금속이온들 및 유기물들은 쉽게 실리콘기판 내로 침투한다. 그러나, 양으로 대전된 수분, 금속이온들 및 유기물들은 음으로 대전된 n형 웰(202)에 의해 포획된다. 또한, 예를 들면, 양으로 대전된 수분, 금속이온들, 유기물들이 n형 웰(202)의 외부로 침투하였더라도, 가령, 양으로 대전된 수분, 금속이온들, 유기물들은 음으로 대전된 n형 웰(202) 및 양으로 대전된 p형 웰(203) 사이의 전위차에 의해 n형 웰(202)로 되돌려진다. 따라서, p형 웰(203) 외부에 구성되 회로소자들의 기능적 측면에서 성능저하를 막을 수 있다.
이러한 방법에 있어서, 본 발명은 퓨즈가 레이저 조사에 의해 녹는 경우에 특별하게 효과가 있다.
또한, 본 실시예에 있어서는, 예를 들면, 수분, 금속이온들, 유기물들이 퓨즈(104) 주위에 구성된 회로소자 영역에 침투하는 것을 보다 안전하게 방지할 수 있도록, 두 개의 접촉플러그들 및 두 개의 배선부들로 구성된 씰링이 이용된다.
본 실시예에 따른 반도체장치는 제조안정성에 있어서도 우수하다. 즉, 본 실시예에 따른 반도체장치의 구성에 따라서, 특히, 예를 들면, 혹한 환경에서 작동하고 불량률이 1pp 또는 그 미만으로 요구되는 고품질의, 운송수단이 장치된 반도체장치 내로 레이저-트리밍 퓨즈소자를 탑재하는 것이 가능하다. 퓨즈들(204)이 실리콘기판(220) 상의 필드산화피막(201) 상에 마련되어 있는 본 구성은 기본 CMOS 트랜지스터 제조공정과 조합하여 우수하다. 따라서, 기본 CMOS 트랜지스터 제조공정에 어떤 제조공정을 추가함이 없이도 퓨즈들(204)을 형성할 수 있고, 고품질 반도체장치의 추가 가치(added value)를 향상시킨다. 그러므로, 본 발명은 반도체장치들의 다양한 구성에 쉽게 적용될 수 있고, 시장에서의 불합격을 감소시키는 제조안정성의 향상을 가져오고 양품률에 있어서 향상된다.
(참고례)
이하에서, 이들 실시예들과 참고례의 비교를 통해 본 실시예의 작용 및 효과를 명확히 하기 위해서 참고례를 기술한다.
도 8은 참조예에서 이용된 레이저-트리밍 퓨즈의 구성을 도시한 단면도이다. 이러한 레이저-트리밍 퓨즈 구조에 있어서, 일반적으로 폴리실리콘으로 구성된 퓨 즈(704)는 필드산화피막(701) 상에 형성되고, 보호산화피막(705)은 그 위에 형성된다. 또한, 퓨즈개구부(710)는 퓨즈들(704)이 쉽게 녹을 수 있도록 소망된 막두께로 건식에칭을 통하여 퓨즈들(704) 상의 보호산화피막(705)을 제거하는 것에 의해 형성된다.
퓨즈들 아래로 실리콘기판 내에 아무런 웰도 마련되지 않는다.
도 9 및 10은 참조예에서 이용된 레이저-트리밍 퓨즈가 트림된 후의 구성을 도시한 단면도들이다. 도 9에서는,퓨즈(704)가 트림된(제거된) 후에 주어진 손상부(715)는 퓨즈(704) 및 그 위의 보호산화피막(705)부분이 제거되는 구조를 가지므로 필드산화피막(701)까지 아래로 개방된다.
또한, 도 10에 있어서, 퓨즈(704) 아래의 필드산화피막(701)부분도 손상되고 제거된다.
일반적으로, 반도체회로들은 에폭시와 같은 열경화성 수지에 의해 밀봉되고, 성형되고, 외부 환경들로부터 보호되도록 열처리된다. 일반적으로, 성형 전의 열경화성 수지는 수분, 금속이온들 및 수지를 다소 함유하고 있다. 도 9에 도시한 구조에 있어서, 퓨즈(204)가 제거된 후에 주어진 손상부(715)는 다른 부분들 보다 보호산화피막(705)의 얇은 두께를 가진다. 따라서, 퓨즈개구부(710)가 그 후에 열경화성 수지로 가득찰 경우, 손상부(715)에서 실리콘기판(720) 및 열경화성 수지 사이의 거리는 다른 부분들에서의 것보다 작다. 이 경우에는, 손상부(715)에서 보호산화피막(705)을 이용하여 열경화 수지로부터 수분, 금속이온들 및 유기물들을 포획하는 것이 어렵다.
또한, 퓨즈(704) 아래의 필드산화피막(701)이 도 10에 도시한 바와 같이 완전히 제거된 경우에는, 열경화성 수지로부터 수분, 금속이온들 및 유기물들이 실리콘기판 내로 침투하기가 좀더 쉬워진다.
본 참고례에 있어서는, 제거된 퓨즈(704) 아래에 아무런 웰이 마련되지 않으므로, 실리콘기판이 p형의 것이라면, 실리콘기판 내로 침투하는 수분, 금속이온들 및 유기물들이 포획될 수 없다. 실리콘기판이 n형의 것인 경우에서도, 아무런 웰이 형성되지 않고 기판이 어디에서도 일정한 전위를 가지므로, 실리콘기판 내로 침투하는 수분, 금속이온들 및 유기물들이 포획될 수 없다. 따라서, 수분, 금속이온들 및 유기물들은 회로소자 영역에 도달하기 쉽다. 수분, 금속이온들 및 유기물들의 침투는 반도체장치의 고장을 야기하고 신뢰도를 악화시킨다.
게다가, 퓨즈개구부(710)의 측벽은 보호질화피막에 의해 덮히지 않는다. 또한, 어떠한 씰링도 퓨즈개구부(710)의 측벽 내에 깊게 마련되지 않는다. 따라서, 보호막으로써 기능이 악화되도록 레이저 조사는 측벽에 보호산화피막(705)을 손상시킬 약간의 가능성이 있다.
대조적으로, 상기한 실시예에 따른 반도체장치에 있어서는, 퓨즈들 바로 아래에 특정 웰구조 및 씰링은 트리밍 처리된 퓨즈개구부에 접촉하는 밀봉수지로부터의 유기물들, 금속이온들 및 수분이 반도체소자들의 영역 내로 침투하는 것을 방지할 수 있다. 따라서, 예를 들면, 운송수단이 장치된 반도체소자의 높은 신뢰도를 확보할 수 있는 퓨즈구조를 마련할 수 있다.
본 발명의 실시예들은 도면들을 참조하여 설명되었지만, 그것들은 상기의 것 이외의 다양한 구성들이 사용될 수 있도록 하는 본 발명의 실시예들에 불과하다.
예를 들면, 상기 실시예들에 있어서, 덮개절연막(108), 절연막(105), 절연중간층중간층 및 절연산화피막(208, 212 및 213)의 재료들은 특별하게 한정되지 않고, 예를 들면, SiO2막, SiN막 또는 SiON막이 선택적으로 이용될 수 있다. 특히 SiN막 또는 SiON막을 이용하여, 절연막들 자체의 방수성을 향상시키는 이점을 얻을 수 있다.
또한, 상기 실시예들에 있어서 n형 웰 및 p형 웰 모두가 실리콘기판에 형성되었지만, 그들 중 오직 하나만이 대신해서 형성될 수도 있다.
본 발명은 상기 실시예에 한정되지 않고, 발명의 범위 및 정신에서 벗어나지 않고 변형되고 변경될 수 있음은 자명하다.
본 발명에 따른 반도체장체에서는, 상기한 n형 웰은 절연층의 하부 표면과 접촉하도록 형성될 수 있다. 이러한 구성에 의해, 또한 레이저 조사에 의해 퓨즈를 녹일 때, 예를 들면, 절연층의 손상부로부터 침투한 가령, 수분, 금속이온들, 유기물들이 n형 웰에 의해 효과적으로 포획될 수 있다.
또한, 본 발명에 따른 반도체장치에서는, 상부 절연막은 반도체기판 및 절연층과 퓨즈를 둘러싸도록 상부 절연막 내에 매립된 씰링 위로 마련될 수 있다. 이러한 구성에 의해, 씰링은 퓨즈를 둘러싸도록 상부 절연막 내에 매립되므로 예를 들면, 수분, 금속이온들, 유기물들이 상부 절연막을 통해 퓨즈 주위에 마련된 회로소 자 영역 내로 침투하는 것을 방지할 수 있다.
본 발명에 따른 반도체장치에서는, 상기한 p형 웰은 씰링의 하부 표면과 접촉하도록 구성될 수 있다. 이러한 구성에 의해, 예를 들면, 수분, 금속이온들, 유기물들이 퓨즈 주위에 마련된 회로소자 영역 내로 침투하는 것을 효과적으로 방지할 수 있도록 하기 위해 p형 웰 및 씰링은 통합될 수 있다.
본 발명에 따른 반도체장치에서는, 상기한 절연층은 반도체기판의 소자형성표면 상에 매립된 소자분리막으로 구성될 수 있다. 이러한 구성에 의해 또한, 레이저 조사에 의해 퓨즈를 녹일 때 예를 들면, 절연층의 손상부로부터 침투한 가령 수분, 금속이온들, 유기물들이 웰 구조의 외부로 침투하는 것을 방지할 수 있도록 특정 웰 구조가 퓨즈 아래에 마련된다.
본 발명에 따른 반도체장치에서는, 또한 보호절연막은 상기한 퓨즈의 상부표면을 덮도록 마련될 수 있다. 이러한 구성에 의해, 보호절연막은 수분, 금속이온들, 유기물 등의 침투를 방지하고 퓨즈 아래의 영역 내로 이러한 것들이 침투하는 것을 방지할 수 있도록 퓨즈의 상부 표면을 덮는다.

Claims (12)

  1. 반도체기판;
    상기 반도체기판 상에 마련된 절연층;
    상기 절연층 상에 마련된 퓨즈; 및
    상기 기판내에 상기 퓨즈 바로 아래로 마련된 n형 웰을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 n형 웰은 상기 절연층의 하부 표면과 접촉하는 반도체장치.
  3. 제1항에 있어서,
    상기 반도체기판 및 상기 절연층 위로 마련된 상부 절연막; 및
    상기 퓨즈를 둘러싸도록 상기 상부 절연막 내에 매립된 씰링을 더 포함하는 반도체장치.
  4. 제1항에 있어서,
    상기 반도체 기판 내에 상기 퓨즈 바로 아래의 영역을 둘러싸는 방법으로 마련된 p형 웰을 더 포함하는 반도체장치.
  5. 제4항에 있어서,
    상기 반도체기판 및 상기 절연층 위로 마련된 상부 절연막; 및
    상기 퓨즈를 둘러싸도록 상기 상부 절연막 내에 매립된 씰링을 더 포함하고, 상기 p형 웰은 상기 씰링의 하부 표면과 접촉하는 반도체장치.
  6. 제1항에 있어서,
    상기 절연층은 상기 반도체기판의 소자형성표면 상에 매립된 소자분리막인 반도체장치.
  7. 제1항에 있어서,
    상기 퓨즈의 상부 표면을 덮도록 마련된 보호절연막을 더 포함하는 반도체장치.
  8. 반도체기판;
    상기 반도체기판 상에 마련된 절연층;
    상기 절연층 상에 마련된 퓨즈; 및
    상기 기판 내에 상기 퓨즈 바로 아래의 영역을 둘러싸도록 마련된 p형 웰을 포함하는 반도체장치.
  9. 제8항에 있어서,
    상기 반도체기판 및 상기 절연층 위로 마련된 상부 절연막; 및
    상기 퓨즈를 둘러싸도록 상기 상부 절연막 내에 매립된 씰링을 더 포함하는 반도체장치.
  10. 제9항에 있어서,
    상기 p형 웰은 상기 씰링의 하부 표면과 접촉하는 반도체장치.
  11. 제8항에 있어서,
    상기 절연층은 상기 반도체기판의 소자형성표면 상에 매립된 소자분리막인 반도체장치.
  12. 제8항에 있어서,
    상기 퓨즈의 상부 표면을 덮도록 마련된 보호절연막을 더 포함하는 반도체장치.
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