KR20060038868A - 반도체 소자들의 저유전막 형성방법들 - Google Patents

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Abstract

원자층 적층법을 이용하여 반도체 소자들의 배선들 사이에 3원 SiBN 막을 형성하는 방법을 제공한다. 기판에 배선 패턴들을 형성한다. 상기 기판을 챔버 내로 로딩한다. 상기 챔버로 제 1 및 제 2 반응물을 주입하여 상기 기판 상에 흡착시킨다. 제 3 반응물을 상기 챔버로 주입하여 미반응된 상기 제 1 및 제 2 반응물을 배기시킨다. 제 4 반응물을 상기 챔버로 주입하여 상기 제 1 및 제 2 반응물과 반응시킨다. 제 5 반응물을 상기 챔버로 주입하여 미반응된 상기 제 4 반응물과 반응 부산물을 배기시킨다.
원자층 적층법, 저유전막, SiBN막, 게이트 패턴, 스페이서

Description

반도체 소자들의 저유전막 형성방법들{Methods of forming low-k dielectric layers in semiconductor devices}
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자들의 저유전막 형성방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시예에 따른 SiBN 막을 형성하기 위한 개스의 공급 시퀀스를 나타내는 도면이다.
도 3a 내지 도 3c는 본 발명의 또 다른 실시예에 따른 반도체 소자들의 저유전막 형성방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예에 따른 SiBN 막의 FT-IR 분석결과를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 SiBN 막의 RIE 식각율을 나타내는 도면이다.
도 6은 본 발명의 실시예에 따른 SiBN 막의 고온 습식 케미칼에 대한 식각율을 나타내는 도면이다.
도 7은 본 발명의 실시예에 따른 SiBN 막의 스텝커버리지를 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 SiBN 막의 유전율을 나타내는 도면이다.
본 발명은 반도체 소자들의 저유전막 형성방법들에 관한 것으로서, 특히 반도체 소자들의 배선들 사이에 저유전막을 형성하는 방법들에 관한 것이다.
반도체 제조공정 중에 사용되는 절연물질 중 LPCVD(low pressure chemical vapor deposition)법으로 증착된 실리콘 나이트라이드막(SiNx)은 실리콘 산화막에 대한 RIE(reactive ion etching) 및 습식 식각에 대한 우수한 선택비, 내마모성과 내산화성 및 확산 배리어로서의 특성 때문에 광범위하게 사용되어 왔다. 그러나, 이러한 SiNx 막은 유전 상수가 7로써 고유전율을 갖는다. 따라서, 소자의 크기가 축소됨과 함께 소자들의 배선들 사이에 개재되는 상기 SiNx 막은 기생 커패시턴스를 증가시켜 반도체 소자의 동작속도를 감소시킬 뿐만 아니라 정보의 전달지연을 유발시키고 있다.
최근에 반도체 소자의 절연막으로 LPCVD SiNx 막 대신에 낮은 유전상수를 갖는 보론 나이트라이드(BN) 막이 사용되고 있다. 상기 BN 막은 원자층 증착법(ALD; atomic layer deposition)을 이용하여 200 내지 500℃의 저온에서 증착되므로써, 컨포멀한 보론 나이트라이드 막을 형성할 수 있게 되었다.
상기 원자층 증착법을 이용하여 증착된 BN 막은 증착조건에 따라 2.2 내지 5 정도의 낮은 유전율을 가지므로 유전율이 7인 SiNx 막에 비하여 기생 커패시턴스를 감소시킬 수 있고, 그 결과 정보의 전달지연을 감소시킬 수 있다.
그러나, 상기 원자층 증착법을 이용하여 증착된 BN 막은 공기 중의 수분에 의해서도 쉽게 가수분해되고, 황산 베이스(H2SO4 base)의 고온 습식 케미컬에 쉽게 식각되는 특성을 갖고 있을 뿐만 아니라, 내산화성(oxidation resistance) 등이 좋지 않다.
또한, 종래에는 SiBN 막을 대부분 PECVD(plasma enhanced chemical vapor deposition)법으로 증착하였기 때문에 스텝 커버리지 특성이 열악하다.
본 발명이 이루고자 하는 기술적 과제는, 원자층 증착법을 이용하여 반도체 소자들의 배선들 사이에 원자층 적층법을 이용하여 3원 저유전막들을 형성하는 방법들을 제공하는 데 있다.
본 발명은 반도체 기판 상에 형성되는 배선들 사이에 3원 저유전막들을 형성하는 방법들을 제공한다. 이 방법은 상기 기판 상에 소정의 배선 패턴들을 형성한다. 상기 배선 패턴들이 형성된 상기 기판을 챔버 내로 로딩한다. 이 방법은 상기 챔버로 제 1 및 제 2 반응물을 주입하여 상기 기판 상에 흡착시키는 제 1 단계를 포함한다. 이 방법은 제 3 반응물을 상기 챔버로 주입하여 미반응된 상기 제 1 및 제 2 반응물을 배기시키는 제 2 단계를 포함한다. 이 방법은 제 4 반응물을 상기 챔버로 주입하여 상기 제 1 및 제 2 반응물과 반응시키는 제 3 단계를 포함한다. 이 방법은 제 5 반응물을 상기 챔버로 주입하여 미반응된 상기 제 4 반응물과 반응 부산물을 배기시키는 제 4 단계를 포함한다. 이 방법은 상기 제 1 단계 내지 상기 제 4 단계를 1 사이클로 소정 횟수만큼 반복 진행하여 3원 저유전막을 증착하는 것을 포함한다.
본 발명의 몇몇 실시예에 있어서, 본 발명은 상기 3원 저유전막을 전면 이방성 식각하여 상기 배선 패턴들의 측벽들에 스페이서들을 형성하는 것을 더 포함한다.
다른 실시예에 있어서, 상기 배선 패턴들은 비트라인들로 이루어 질 수 있다.
또 다른 실시예에 있어서, 상기 배선 패턴들은 워드라인들로 이루어 질 수 있다.
또 다른 실시예에 있어서, 상기 배선 패턴들은 터널 절연막, 플로팅 게이트, 게이트 층간 절연막, 및 컨트롤 게이트를 포함하는 적층막으로 이루어 질 수 있다.
다른 실시예에 있어서, 상기 배선 패턴들은 게이트 절연막 및 게이트 전극을 포함하는 적층막으로 이루어 질 수 있다.
또 다른 실시예에 있어서, 상기 3원 저유전막은 SiBN막일 수 있다.
또 다른 실시예에 있어서, 상기 제 1 반응물은 BCl3, BBr3, B2H6 , 또는 BF3 개스 중 하나일 수 있다.
다른 실시예에 있어서, 상기 제 2 반응물은 SiH2Cl2, SiCl4, Si2 Cl6, 또는 SiH4 개스 중 하나일 수 있다.
또 다른 실시예에 있어서, 상기 제 3 및 제 5 반응물들은 비활성 개스 또는 N2 개스일 수 있다.
또 다른 실시예에 있어서, 상기 제 4 반응물은 NH3 또는 N2H4 개스 중 하나를 사용하거나 또는 N2, H2, NH3 및 이들의 혼합개스를 래디칼 형태로 사용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자들의 저유전막 형성방법을 설명하기 위한 단면도들이다. 도 2는 본 발명의 실시예에 따른 SiBN 막을 형성하기 위한 개스의 공급 시퀀스를 나타내는 도면이다. 도 3a 내지 도 3c는 본 발명의 또 다른 실시예에 따른 반도체 소자들의 저유전막 형성방법을 설명하기 위한 단면도들이다. 도 4는 본 발명의 실시예에 따른 SiBN 막의 FT-IR 분석결과를 나타내는 도면이다. 도 5는 본 발명의 실시예에 따른 SiBN 막의 RIE 식각율을 나타내는 도면이다. 도 6은 본 발명의 실시예에 따른 SiBN 막의 고온 습식 케미칼에 대한 식각율을 나타내는 도면이다. 도 7은 본 발명의 실시예에 따른 SiBN 막의 스텝커버리지를 나타내는 도면이다. 도 8은 본 발명의 실시예에 따른 SiBN 막의 유전율 을 나타내는 도면이다.
도 1a를 참조하면, 활성영역을 갖는 반도체 기판(100)을 준비한다. 상기 기판(100)의 전면 상에 터널 절연막(110) 및 플로팅 게이트 도전막을 차례로 형성한다. 상기 플로팅 게이트 도전막 및 상기 터널 절연막(110)을 패터닝하여 예비 플로팅 게이트(120)를 형성한다. 상기 터널 절연막(110)은 실리콘 산화막, 특히 열산화막으로 형성될 수 있다. 또한, 상기 예비 플로팅 게이트(120)는 도전막으로서 도핑된 폴리실리콘막으로 형성될 수 있다.
상기 예비 플로팅 게이트(120)를 갖는 상기 기판(100)의 전면 상에 게이트 층간 유전막(130), 제어 게이트 도전막(140), 및 하드마스크막(150)을 차례로 형성한다. 상기 게이트 층간 층간 절연막(130)은 실리콘 산화막, 특히 CVD 실리콘 산화막으로 형성될 수 있다. 또한, 상기 제어 게이트 도전막(140)은 도핑된 폴리실리콘막, 폴리사이드막, 또는 금속막으로 형성될 수 있다.
도 1b를 참조하면, 상기 하드마스크막(150), 상기 제어 게이트 도전막(140), 상기 게이트 층간 유전막(130), 상기 예비 플로팅 게이트(120), 및 상기 터널 절연막(110)을 연속적으로 패터닝하여 게이트 패턴(160)을 형성한다. 그 결과, 상기 게이트 패턴(160)은 상기 기판(100) 상에 차례로 적층된 터널 절연막(110), 플로팅 게이트(120a), 게이트 층간 유전막 패턴(130a), 제어 게이트 전극(140a), 및 하드마스크막 패턴(150a)으로 구성된다.
상기 게이트 패턴(160)을 마스크로 사용하여 상기 기판(100)에 불순물 이온을 주입한다. 그 결과, 상기 게이트 패턴(160)의 양측의 활성영역에 각각 소오스/ 드레인(170)이 형성된다.
이와 같은 배선이 형성된 반도체 기판의 전면 상에 원자층 적층법을 이용하여 저유전막, 즉 3원 SiBN 막을 형성한다. 즉, 본 발명에 따른 저유전막은 비휘발성 메모리 소자의 배선들 사이에 형성될 수 있다.
도 2를 참조하면, 상기와 같은 배선이 형성된 반도체 기판을 챔버 안으로 로딩한다. 상기 챔버는 내부 압력이 대기압 이하로 유지될 수 있다. 이를 위해서, 상기 챔버에는 펌프가 구비될 수 있다. 상기 챔버 내부의 온도는 400 내지 800℃가 바람직하다. 또한, 상기 챔버 내부의 압력은 0.2 내지 10 torr가 바람직하다.
동일 도면을 참조하면, 소오스 개스로서 소정 분압의 제1 개스와 제2 개스를 소정 시간 동안 챔버로 주입하여, 상기 기판 상에 상기 제1 개스와 상기 제2 개스가 충분히 흡착되어 포화되도록 한다(제 1 단계). 상기 제 1 개스는 BCl3, BBr3, B2H6, 또는 BF3 개스 중 선택된 어느 하나 일 수 있다. 상기 제 2 개스는 dichlorosilane(DCS, SiH2Cl2), hexa-chlorosilane(HCD, Si2Cl6), SiCl4, SiCl6, 또는 silane(SiH4) 중 선택된 어느 하나 일 수 있다.
다음에, 제 3 개스, 예를 들면, 퍼지개스(purge gas)로서 Ar, He 등과 같은 비활성 개스 또는 N2 개스를 챔버로 주입한다. 챔버로 주입된 상기 제 3 개스가 미반응된 상기 제 1 및 제 2 개스를 챔버 밖으로 배기시킨다(제 2 단계). 그 결과, 챔버 내의 상기 제 1 및 제 2 개스의 분압이 낮아진다.
다음에, 소정 분압의 제 4 개스, 예를 들면, NH3 또는 N2H2 개스 등과 같은 반응 개스를 소정 시간 동안 챔버로 주입하여 기판 표면에 흡착되어 있는 상기 제 1 및 제 2 개스와 반응시킨다(제 3 단계). 그 결과, 상기 기판 상에 실리콘 원자(Si), 보론 원자(B) 및 질소 원자(N)로 이루어진 SiBN 단원자층이 형성된다. 이 경우에, ICP(inductive coupled plasma), DC, RF, 마이크로 웨이브 플라즈마를 이용하여 상기 제 4 개스를 분해시켜 반응속도를 증가시킬 수도 있다. 상기 제 4 개스는 NH3 또는 N2H4 개스 중 선택된 어느 하나를 사용하거나, 또는 N2 , H2, NH3 및 이들의 혼합개스를 래디칼 형태로 사용할 수 있다.
다음에, 제 5 개스, 예를 들면, 퍼지 개스로서 Ar, He 등과 같은 비활성 개스 또는 N2 개스를 챔버로 주입한다. 챔버 안으로 주입된 상기 제 5 개스가 챔버 내의 미반응된 상기 제 4 개스를 배기시킬 뿐만 아니라 HCl 등과 같은 반응 부산물을 배기시킨다(제 4 단계). 그 결과, 챔버 내의 상기 제 4 개스의 분압이 충분히 낮아진다.
상기와 같이 SiBN 단원자층(monolayer)의 증착공정은 4개의 단계들, 즉 상기 제 1 단계 내지 상기 제 4 단계로 이루어지고, 이러한 단원자층을 증착하기 위한 상기 4개 단계의 공정들을 하나의 사이클로 하여 소정 두께의 SiBN 막을 형성하게 된다. 즉, 하나의 사이클당 원자층 적층법에 적층되는 SiBN 막의 적층 두께는 일정하므로, 원하는 두께의 SiBN 막을 얻기 위해서는 소정 횟수의 사이클로 상기 공정들(제 1 단계 내지 제 4 단계)을 반복하여 진행한다.
상기 제 2 단계와 상기 제 4 단계에서 비활성 개스 또는 N2 개스를 챔버로 주입하여 미반응의 남아 있는 개스 또는 반응 부산물을 배기시키는 경우에, 상기 제 2 단계 공정 또는 상기 제 4 단계 공정만을 반복하여 상기 미반응의 개스 또는 반응 부산물을 추가로 배기시킬 수 있다.
도 1b 상의 도면 참고번호 180은 상기 소정 두께의 SiBN 막을 나타낸다. 즉, 배선들이 배치된 상기 기판(100) 상에 소정 두께의 SiBN 막(180)이 컨포멀(conformal)하게 형성된다.
도 1c를 참조하면, 상기 SiBN 막(180)을 전면 이방성 식각하여 상기 게이트 패턴(160)의 양측벽에 스페이서들(180a)을 각각 형성한다.
이에 더하여, 상기 하드마스크막 패턴(150a)은 상기 스페이서들(180a)과 동일한 막, 즉 SiBN 막으로 형성될 수 있다.
상기 게이트 패턴(160)과 상기 스페이서들(180a)을 갖는 상기 기판(100)의 전면에 층간 절연막(190)을 형성한다. 상기 층간 절연막(190)은 실리콘 산화막으로 형성될 수 있다. 상기 층간 절연막(190)을 패터닝하여 상기 소오스/드레인(170)을 노출시키고, 적어도 상기 스페이서들(180a)에 자기정렬되는 콘택홀(200)을 형성할 수 있다. 상기 콘택홀(200)은 도전막으로 채워질 수 있다.
본 발명의 또 다른 실시예는 하기와 같다. 즉, 본 발명에 따른 저유전막은 디램 반도체 소자들의 배선들 사이에 형성될 수 있다.
도 3a를 참조하면, 활성영역을 갖는 반도체 기판(100)을 준비한다. 상기 기 판(100)의 전면 상에 게이트 절연막(210) 및 폴리실리콘막을 차례로 형성한다. 상기 폴리실리콘막 및 상기 게이트 절연막(210)을 패터닝하여 폴리실리콘막 패턴(220)을 형성한다. 상기 게이트 절연막(210)은 실리콘 산화막, 특히 열산화막으로 형성될 수 있다. 또한, 상기 폴리실리콘막 패턴(220)는 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 폴리실리콘막 패턴(220)을 갖는 상기 기판(100)의 전면 상에 금속 실리사이드막(230) 및 하드마스크막(150)을 차례로 형성한다. 상기 금속 실리사이드막(230)은 텅스텐 실리사이드막으로 형성될 수 있다.
도 3b를 참조하면, 상기 하드마스크막(150), 상기 금속 실리사이드막(230), 상기 폴리실리콘막 패턴(220), 및 상기 게이트 절연막(210)을 연속적으로 패터닝하여 게이트 패턴(240)을 형성한다. 그 결과, 상기 게이트 패턴(240)은 상기 기판(100) 상에 차례로 적층된 게이트 절연막(210), 폴리실리콘막 패턴(220a), 금속 실리사이드막 패턴(230a), 및 하드마스크막 패턴(150a)으로 구성된다. 상기 폴리실리콘막 패턴(220a) 및 상기 금속 실리사이드막 패턴(230a)은 게이트 전극을 구성한다. 상기 게이트 패턴(240)은 워드라인 역할을 할 수 있다.
상기 게이트 패턴(240)을 마스크로 사용하여 상기 기판(100)에 불순물 이온을 주입한다. 그 결과, 상기 게이트 패턴(240)의 양측의 활성영역에 각각 소오스/드레인(170)이 형성된다.
이와 같은 배선이 형성된 반도체 기판의 전면 상에 원자층 적층법을 이용하여 저유전막, 즉 3원 SiBN 막을 형성한다.
도 3b를 참조하면, 상술한 저유전막 형성공정, 즉 상기 제 1 단계 내지 상기 제 4 단계를 통해 상기 게이트 패턴(240)이 형성된 상기 기판(100) 상에 소정 두께의 SiBN막(180)을 컨포멀하게 형성한다.
도 3c를 참조하면, 상기 SiBN 막(180)을 전면 이방성 식각하여 상기 게이트 패턴(240)의 양측벽에 스페이서들(180a)을 각각 형성한다.
이에 더하여, 상기 하드마스크막 패턴(150a)은 상기 스페이서들(180a)과 동일한 막, 즉 SiBN 막으로 형성될 수 있다.
상기 게이트 패턴(240)과 상기 스페이서들(180a)을 갖는 상기 기판(100)의 전면에 층간 절연막(190)을 형성한다. 상기 층간 절연막(190)은 실리콘 산화막으로 형성될 수 있다. 상기 층간 절연막(190)을 패터닝하여 상기 소오스/드레인(170)을 노출시키고, 적어도 상기 스페이서들(180a)에 자기정렬되는 콘택홀(200)을 형성할 수 있다. 상기 콘택홀(200)은 도전막으로 채워질 수 있다.
상술한 바와 같이, SiBN 막으로 구성되는 상기 스페이서들은 워드라인의 양측벽에 형성될 수 있다.
이에 더하여, 상기 SiBN 막은 비트라인 스페이서들로 형성될 수도 있다.
도 4는 본 발명의 실시예에 따른 SiBN 막의 FT-IR(Furrier transform infrared spectroscopy) 분석결과를 도시한 것이다. 전형적으로, BN 막에서 B-N 밴드가 1370cm-1 이고, SiNx 막에서 Si-N 스트레칭밴드가 1860cm-1 이다. 이에 반하여, 도 4에서 나타나 있듯이, SiBN 막은 B-N 밴드가 1310cm-1, Si-N 스트레칭밴드가 910cm-1에서 관찰되므로, Si, B, 및 N 원자로 이루어진 3원(ternary)의 SiBN 막이 형성됨을 알 수 있다.
도 5 및 도 6을 참조하면, C5F8/CH2F2/AR/CO/O2 의 식각 조건에서, 본 발명에 따른 3원 SiBN 막은 LPCVD SiNx 막과 유사한 우수한 RIE 식각 특성을 얻을 수 있을 뿐만 아니라, H2SO4 또는 SCl과 같은 습식식각 케미칼에 대한 우수한 선택비를 얻을 수 있음을 확인할 수 있다.
도 7은 본 발명의 실시예에 따른 3원 SiBN 막의 스텝커버리지 특성을 보여주는 도면으로서, 95% 이상의 양호한 스텝커버리지를 얻을 수 있음을 나타낸다.
도 8은 본 발명의 실시예에 따른 3원 SiBN 막의 유전율을 도시한 것으로서, 유전율 7의 LPCVD SiNx 막에 비하여 SiBN 막은 4.4 정도의 저유전율을 가짐을 나타낸다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 반도체 소자의 절연막으로 SiBN 막을 원자층 증착법으로 형성하여 줌으로써, 스텝 커버리지와 균일도를 향상시킬 수 있으며, RIE 식각율 및 고온 케미칼에 대한 식각율을 개선시킬 수 있다. 또한, 원자층 증착법을 이용하여 반도체 소자들의 배선들 사이에 3원 SiBN 막을 개재하므로써 기생 캐패시턴스를 감소시킬 수 있기 때문에, 반도체 소자들의 오동작을 감소시킬 수 있을 뿐만 아니라, 정보의 전달지연을 개선시킬 수 있다.

Claims (13)

  1. 기판을 준비하고;
    상기 기판 상에 소정의 배선 패턴들을 형성하고;
    상기 기판을 챔버 내로 로딩하고;
    상기 챔버로 제 1 및 제 2 반응물을 주입하여 상기 기판 상에 흡착시키는 제 1 단계;
    제 3 반응물을 상기 챔버로 주입하여 미반응된 상기 제 1 및 제 2 반응물을 배기시키는 제 2 단계;
    제 4 반응물을 상기 챔버로 주입하여 상기 제 1 및 제 2 반응물과 반응시키는 제 3 단계;
    제 5 반응물을 상기 챔버로 주입하여 미반응된 상기 제 4 반응물과 반응 부산물을 배기시키는 제 4 단계;
    상기 제 1 단계 내지 상기 제 4 단계를 1 사이클로 소정 횟수만큼 반복 진행하여 3원 저유전막을 원자층 증착법을 이용하여 형성하는 것을 포함하는 반도체 소자의 저유전막 형성방법.
  2. 제 1항에 있어서, 상기 3원 저유전막을 이방성 식각하여 상기 배선 패턴들의 측벽들에 스페이서들을 형성하는 것을 더 포함하는 반도체 소자의 저유전막 형성방법.
  3. 제 1항에 있어서, 상기 배선 패턴들은 비트라인들로 이루어지는 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  4. 제 1항에 있어서, 상기 배선 패턴들은 워드라인들로 이루어지는 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  5. 제 1항에 있어서, 상기 배선 패턴들은 터널 절연막, 플로팅 게이트, 게이트 층간 절연막, 및 컨트롤 게이트를 포함하는 적층막으로 이루어지는 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  6. 제 1항에 있어서, 상기 배선 패턴들은 게이트 절연막 및 게이트 전극을 포함하는 적층막으로 이루어지는 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  7. 제 1항에 있어서, 상기 3원 저유전막은 3원 SiBN막인 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  8. 제 1항에 있어서, 상기 제 1 반응물은 BCl3, BBr3, B2H6, 또는 BF3 개스 중 선 택된 어느 하나인 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  9. 제 1항에 있어서, 상기 제 2 반응물은 SiH2Cl2, SiCl4, Si2Cl 6, 또는 SiH4 개스 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  10. 제 1항에 있어서, 상기 제 3 및 제 5 반응물들은 비활성 개스 또는 N2 개스인 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  11. 제 1항에 있어서, 상기 제 4 반응물은 NH3 또는 N2H4 개스 중 하나를 사용하거나 또는 N2, H2, NH3 및 이들의 혼합개스를 래디칼 형태로 사용하는 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  12. 제 1항에 있어서, 상기 제 4 반응물은 ICP, DC, RF 또는 마이크로 웨이브 플라즈마를 이용하여 분해시켜 제 1 및 제 2 반응물과의 반응속도를 향상시키는 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
  13. 제 1항에 있어서, 상기 기판의 온도는 400 내지 800℃이고, 증착압력은 0.2 내지 10torr 인 것을 특징으로 하는 반도체 소자의 저유전막 형성방법.
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