KR20060038442A - 저전력 ｎ―ｆｅｔ 하이―사이드 스위치 - Google Patents

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KR20060038442A KR1020067000677A KR20067000677A KR20060038442A KR 20060038442 A KR20060038442 A KR 20060038442A KR 1020067000677 A KR1020067000677 A KR 1020067000677A KR 20067000677 A KR20067000677 A KR 20067000677A KR 20060038442 A KR20060038442 A KR 20060038442A
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Abstract

N-FET 하이-사이드 스위치 (210) 는 종래의 P-FET 하이-사이드 스위치보다 향상된 기능 (즉, 적은 누설전류, 낮은 ON 저항, 적은 면적) 을 가진다. N-FET 하이-사이드 스위치 (210) 는 하나 이상의 N-FET 디바이스 (212) 를 포함하고, 전원 (VDD) 과 마이크로프로세서, 디지털 신호 프로세서, 메모리 유닛 등의 부하 회로 (220) 사이를 연결한다. 하이-사이드 스위치 (210) 는 하이-사이드 스위치 (210) 가 인에이블될 때 전원 (VDD) 을 부하 회로 (220) 에 연결하고, 디스에이블될 때는 전원 (VDD) 을 부하 회로 (220) 로부터 차단시킨다. 전하 펌프 (230) 는 하이-사이드 스위치 (210) 에 연결되어 제어 신호 (Vhs) 를 제공한다. 이 제어 신호 (Vhs) 는 하이-사이드 스위치 (210) 가 인에이블될 때 충분히 높아서, N-FET 디바이스 (212) 가 선형 영역에서 작동할 수 있고 작은 드레인-소스 전압 강하를 가지도록 보장한다. 하이-사이드 스위치 (210) 는 전력 스위치로서 기능할 수도 있고, 선형 또는 디지털 전압 조정기를 구현하기 위해 피드백 구성을 이룰 수도 있다.
N-FET 하이-사이드 스위치, 헤드스위치, 선형 전압 조정기, 디지털 전압 조정기

Description

저전력 Ｎ―ＦＥＴ 하이―사이드 스위치{LOW-POWER N-FET HIGH-SIDE SWITCH}
배경기술
기술분야
본 발명은 일반적으로 회로에 관한 것이며, 구체적으로는 전력 헤드스위치 (headswitch) 에 관한 것이다.
배경기술
집적 회로 (integrated circuit; IC) 제조 기술이 지속적으로 향상되고, 그 결과, 트랜지스터의 크기는 지속적으로 작아지고 있다. 이는 더 많은 트랜지스터와 더 복잡한 회로가 하나의 IC 다이 (IC die) 에 제조되는 것을 가능하게 하고, 또 다른 방법으로는, 주어진 회로를 위해 더 작은 다이가 사용되는 것을 가능하게 한다. 더 작은 트랜지스터 크기는 더 빠른 동작 속도를 지원하고, 다른 이점들을 제공한다.
디지털 회로와 일부 아날로그 회로에 널리 사용되는 상보형 금속 산화물 반도체 (complementary metal oxide semiconductor; CMOS) 기술에서는, 트랜지스터 크기의 축소와 관련한 주요한 문제가 대기 전력이다. 더 작은 트랜지스터의 형상에는 더 높은 전계 (electric field; E-field) 가 형성되고, 이는 트랜지스터에 스트레스를 가하여 산화물의 파괴를 야기한다. 전계를 감소시키기 위해, 작은 형상의 트랜지스터에는 더 낮은 전원 전압이 종종 사용된다. 불행히도, 더 낮 은 전원 전압은 트랜지스터의 지연 또한 증가시키고, 이는 고속의 회로에 바람직하지 못하다. 지연을 개선하기 위해, 트랜지스터의 임계 전압이 감소된다. 그러나, 더 낮은 임계 전압과 더 작은 트랜지스터 형상은 트랜지스터가 턴오프될 때 트랜지스터를 통과하는 전류인 높은 누설전류 (또는 대기 전류) 를 발생시킨다.
CMOS 기술이 크기가 작아짐에 따라 누설전류는 더 큰 문제가 되었다. 트랜지스터 크기의 감소에 따라 누설전류는 높은 비율로 증가한다. 이 문제의 예로서, 0.13 μm (마이크로미터) CMOS 기술로 구현된 마이크로프로세서는 저전력 상태에서 수십 마이크로 암페어 내지 1 밀리-암페어의 대기 전류를 소모한다. 반면, 현재 기술의 대세인 30 nm (나노미터) CMOS 기술로 구현되는 동일한 마이크로프로세서는 저전력 상태에서 0.13 μm CMOS 기술의 대기 전류보다 천배 또는 그보다 몇 배 더 큰 1 암페어의 전류를 소모한다. (0.13 μm 및 30 nm 는 CMOS 기술로 구현되는 트랜지스터의 유효 길이인 "피처 (feature)" 또는 디바이스 (device) 길이를 언급하는 것이다.) 누설전류는 전력을 소모하고, 배터리 전원을 사용하는 휴대용 디바이스 (예를 들면, 셀룰러 폰) 의 대기 시간을 감소시킨다.
큰 디지털 VLSI (very large scale integration: 대규모 집적) 디자인에서 높은 누설전류 문제를 해결하고, 대기 전력 소모를 감소시키기 위한 한 방법은 턴오프 상태에서 디지털 회로의 전원을 차단하는 것이다. 전원은 헤드스위치 (headswitch) 또는 풋스위치 (footswitch) 로 차단될 수도 있다. 헤드스위치는 전원과 디지털 회로 사이에 위치한 스위치이다. 풋스위치는 디지털 회로와 회로의 접지 사이에 위치한 스위치이다.
종래 헤드스위치는 P-채널 트랜지스터라고도 불리는 P-채널 전계효과 트랜지스터 (P-channel field effect transistor; P-FET) 디바이스로 구현된다. 디바이스가 턴온될 때 ON 저항 (ON resistance) 이 작고 디바이스의 전압 강하가 감소되도록 P-FET 디바이스는 충분히 크게 디자인된다 (즉, 디바이스의 폭은 충분히 넓다). 이는 디바이스가 턴온될 때 P-FET 디바이스에 의한 전력 소모가 바람직한 한도 이내이도록 보장한다. 그러나, 큰 P-FET 디바이스는 디바이스가 턴오프될 때 바람직하지 못한 높은 누설전류를 가진다. 또한, P-FET 디바이스가 하기 (下記) 와 같이 헤드스위치로 사용되는 경우, 다른 문제점들에 직면하게 된다.
따라서, 종래의 P-FET 헤드스위치에 비해 향상된 기능을 가진 헤드스위치를 위한 기술이 필요하다.
발명의 요약
여기서는 종래의 P-FET 헤드스위치에 비하여 향상된 기능을 가진 저전력, 소면적의 헤드스위치가 제공된다. P-FET 헤드스위치보다 적은 누설전류, 낮은 ON 저항, 및 작은 디바이스 크기를 구비한 N-FET 헤드스위치를 구현하기 위해 P-FET 디바이스보다 고유의 높은 (전자) 이동성을 가진 N-채널 FET (N-FET) 디바이스가 개발되었다.
일실시형태에서, 부하 회로와 헤드스위치로 구성된 전자 회로가 제공된다. 부하 회로에는 하나 이상의 FET 디바이스와 아마도, 예를 들어, 마이크로프로세서, 디지털 신호 프로세서, 메모리 유닛 등이 포함된다. 헤드스위치는 하나 이상의 N-FET 디바이스를 포함하고, 전원과 부하 회로를 연결한다. 헤드스위치는 헤드 스위치가 인에이블될 때 전원을 부하 회로에 연결하고 헤드스위치가 디스에이블될 때는 전원을 부하 회로로부터 차단시킨다. 전자 회로는 헤드스위치에 연결되어 헤드스위치에 제어 신호를 제공하는 전하 펌프 (charge pump) 를 더 포함할 수도 있다. N-FET 디바이스가 선형 영역에서 작동하고, 작은 드레인-소스 전압 강하를 가지도록, 헤드스위치가 인에이블될 때 제어 신호는 충분히 높다 (즉, 전원 전압과 N-FET 디바이스의 임계 전압의 합과 같거나 이를 초과한다). 헤드스위치는 하기와 같이 전원 스위치 (온 또는 오프) 로서 작동할 수도 있고, 또는 선형 전압 조정기 또는 디지털 전압 조정기를 구현하기 위해 피드백 구성에 포함될 수도 있다.
본 발명의 다양한 모습, 실시형태, 및 특징들은 상세한 설명에서 더 상세히 기술 (記述) 될 것이다.
도면의 간단한 설명
본 발명의 특징, 성질, 이점은 동일한 참조 부호가 명세서 전반에서 대응하게 식별하는 도면을 참조하여 기술한 발명의 상세한 설명을 통해 명백해질 것이다.
도 1 은 종래의 P-FET 헤드스위치를 구비한 전자 회로를 도시한다.
도 2 는 혁신적인 N-FET 헤드스위치를 구비한 전자 회로를 도시한다.
도 3 은 병렬 N-FET 디바이스를 구비한 N-FET 헤드스위치를 도시한다.
도 4 는 L-스테이지 전하 펌프를 도시한다.
도 5는 선형 전압 조정기에 사용된 N-FET 헤드스위치를 구비한 전자 회로를 도시한다.
도 6 은 디지털 전압 조정기에 사용된 N-FET 헤드스위치를 구비한 전자 회로를 도시한다.
발명의 상세한 설명
여기서 사용되는 "예시적인" 이라는 단어는 "예, 실례, 또는 예증으로서 작용하는" 이라는 의미로 사용된다. 여기에서 "예시적" 으로 설명된 어떤 실시형태나 디자인은 다른 실시형태나 디자인에 비해 더 선호되거나 더 유리한 것이라고 해석될 필요는 없다.
도 1 은 종래의 P-FET 헤드스위치를 구비한 전자 회로 (100) 의 개략적인 다이어그램이다. 회로 (100) 는 부하 회로 (120) 에 연결된 P-FET 디바이스 (110) 를 포함한다. P-FET 디바이스 (110) 는 P-FET 헤드스위치를 구현한다. P-FET 디바이스 (110) 는 전원 (VDD) 에 연결된 소스 (source), 제어신호 (CTRL) 를 수신하는 게이트 (gate), 및 로드 서플라이 (load supply; Vload) 를 제공하는 드레인 (drain) 을 구비한다. 부하 회로 (120) 는 로드 서플라이와 회로 접지 사이에 연결된다.
여기에 사용되었듯이, "부하 회로" 는 하나 이상의 FET 디바이스 (예를 들면, N-FET 및/또는 P-FET 디바이스) 가 포함되고, 헤드스위치를 경유하여 전력을 수용하도록 구성된 회로이다. 부하 회로는 헤드스위치가 인에이블될 때 파워가 켜지며, 헤드스위치가 디스에이블될 때 파워가 꺼진다. 부하 회로는 마이크로프로세서, 디지털 컨트롤러, 디지털 신호 프로세서 (digital signal processor; DSP), 메모리 유닛, 입/출력 (I/O) 유닛, 디지털 회로, 아날로그 회로, IC, IC 다 이, 또는 임의의 다른 회로 등이 될 수 있다.
도 1 에 도시한 P-FET 헤드스위치는 다음과 같이 작동한다. 만약, 제어 신호 (CTRL) 가 로직 로우 (logic low) (예를 들면, 회로 접지 부근) 이면, P-FET 디바이스 (110) 는 턴온되고 로드 서플라이 (Vload) 는 전원 (VDD) 과 거의 같다. 따라서, 부하 회로 (120) 는 파워가 온 되고 의도된 방식대로 작동을 한다. 반대로, 만약 제어 신호 (CTRL) 가 로직 하이 (logic high) (예를 들면, 전원 전압 부근) 일 때는 P-FET 디바이스 (110) 는 턴오프되고, 로드 서플라이 (Vload) 는 부하 회로 (120) 에 의해 회로 접지로 끌어내려지게 된다. 그러면 부하 회로 (120) 는 파워 오프 된다. 포화 전류 (Isat) 는 부하 회로 (120) 의 파워가 온일 때 그에 의해 소모되는 전류를 말한다.
P-FET 디바이스 (110) 는 디바이스가 턴온되었을 때 예상되는 최대 회로 부하에 대해서 디바이스의 ON 저항이 작고 디바이스의 드레인-소스 전압 (VDS) 강하가 감소되도록, 충분히 큰 폭을 가진다. 큰 폭은 P-FET 디바이스 (110) 가 턴오프될 때 큰 누설전류를 초래한다. 누설전류를 감소시키기 위해서, P-FET 디바이스 (110) 는 간혹 제어 신호 (CTRL) 를 전원 전압보다 높게 (즉, CTRL > VDD) 함으로써 강하게 턴오프된다. 그러나, 확산 전압 중의 하나는 제로 볼트 (zero volt) 에 도달하는 동안 게이트 전압은 전원 전압 (VDD) 보다 높기 때문에 이는 P-FET 디바이스 (110) 를 오버스트레스 (overstress) 하게 된다 (즉, 게이트-소스 전압 (VGS) 또는 게이트-드레인 전압 (VGD) 중 하나가 VDD 보다 클 때, 디바이스는 오 버스트레스를 받게 된다). 이런 오버스트레스는 P-FET 의 신뢰성을 위태롭게 할 수도 있고, 그것의 기대 수명을 단축시킬 수도 있다.
도 2 는 혁신적인 N-FET 헤드스위치를 구비한 전자 회로 (200) 의 개략적인 다이어그램을 도시한다. 회로 (200) 는 부하 회로 (220) 와 전하 펌프 (230) 에 연결되는 N-FET 헤드스위치 (210) 를 포함한다. N-FET 헤드스위치 (210) 는 N-FET 디바이스 (212) 로 구현된다. N-FET 디바이스 (212) 는 전원 (VDD) 에 연결되는 드레인, 전하 펌프 (230) 로부터 헤드스위치 제어 신호 (Vhs) 를 수신하는 게이트, 로드 서플라이 (Vload) 를 제공하는 소스를 구비한다. 부하 회로 (220) 는 로드 서플라이와 회로 접지 사이를 연결한다. 전자 회로 (200) 는 하나의 IC, 다수의 IC, IC 다이 등등에 구현될 수 있다. (하나의 IC는 다수의 IC 다이를 포함할 수도 있다.) 예를 들어, N-FET 헤드스위치 (210) 와 부하 회로 (220) 는 동일한 집적 회로에 구현될 수 있다.
FET 디바이스의 임계 전압 (Vth) 은 디바이스가 턴온되는 전압을 결정한다. 낮은 임계 전압은 FET 디바이스의 더 낮은 ON 저항에 대응되지만, 더 큰 누설전류를 초래한다. 반대로, 높은 임계 전압은 FET 디바이스의 높은 ON 저항에 대응되지만, 더 작은 누설전류를 초래한다. 더 낮은 ON 저항은 전형적으로 FET 디바이스의 지연을 감소시키고, 디바이스가 더 높은 속도로 작동하는 것을 가능하게 한다. 임계 전압은 FET 디바이스를 제조하는 데 사용되는 CMOS 기술에 의존한다. 듀얼-Vth CMOS 기술은 로우-Vth (low-Vth) 및 하이-Vth (high-Vth) 양 FET 디바이스를 동일한 다이에 제조할 수 있는 기술이다. 헤드스위치에 있어 속도 는 일반적으로 그렇게 중요하지 않기 때문에, 가능하면 하이-Vth N-FET 디바이스가 헤드스위치에 사용될 수도 있다. 그러나, N-FET 헤드스위치는 로우-Vth 또는 하이-Vth N-FET 디바이스로 구현될 수도 있다.
N-FET 헤드스위치 (210) 는 다음과 같이 작동한다. 만약, 헤드스위치 제어 신호 (Vhs) 가 하이 (예를 들면, Vhs ≥ VDD) 이면, N-FET 디바이스 (212) 는 턴온되고 로드 서플라이 (Vload) 를 제공한다. 그러면, 부하 회로 (220) 의 파워가 온 되고, 그것의 의도된 방식으로 작동을 한다. 반대로, 헤드스위치 제어 신호 (Vhs) 가 로우 (예를 들면, 회로 접지 부근) 이면, N-FET 디바이스 (212) 는 턴오프되고, 로드 서플라이 (Vload) 는 부하 회로 (220) 에 의해 회로 접지로 끌어 내려진다. 그러면 부하 회로 (220) 는 파워가 오프 된다.
헤드스위치 제어 신호 (Vhs) 가 전원 전압 (VDD) 과 같으면 (즉, Vhs = VDD), N-FET 디바이스 (212) 는 포화영역에서 작동한다. 이 경우, N-FET 디바이스 (212) 의 드레인-소스 간 전압 강하는 대략 임계 전압과 같고 (즉, VDS ≒ Vth), 로드 서플라이 전압은 VDS 전압 강하에 의해 감소된다 (즉, Vload ≒ VDD - Vth). N-FET 디바이스 (212) 는 VDS 전압 강하로 인해 전력을 소모한다. 이 전력 소모를 감소시키기 위해서는, 전원 전압보다 적어도 Vth 만큼 높은 (즉, Vhs ≥ VDD + Vth) 헤드스위치 제어신호를 제공함으로써 N-FET 디바이스 (212) 가 선형영역에서 작동할 수도 있다. 이 경우, 드레인-소스 전압 (VDS) 은 대략 0 과 같 고 (즉, VDS ≒ 0), 로드 서플라이 전압은 대략 전원 전압과 같으며 (즉, Vload ≒ VDD), N-FET 디바이스 (212) 에 의한 전력 소모는 작다.
전하 펌프 (230) 는 전하 펌프를 인에이블하거나 디스에이블하는 전하 펌프 제어 신호 (Enb) 를 수신한다. 전하 펌프 (230) 는 전하 펌프 제어 신호 (Enb) 에 의해 인에이블될 때, 전원 전압 (VDD) 의 전압 증배를 수행하고, 전원 전압 VDD 보다 더 높을 수 있는 헤드스위치 제어 신호 (Vhs) 를 제공한다. 만약, 전하 펌프 제어 신호 (Enb) 가 로직 로우 (예를 들면, 회로 접지 부근) 라면, 전하 펌프 (230) 는 디스에이블되고, 헤드스위치 제어 신호 (Vhs) 는 낮은 전압에 있게 되고, N-FET 디바이스 (212) 는 턴오프된다. 반대로, 전하 펌프 제어 신호 (Enb) 가 로직 하이 (예를 들면, 전원 전압 부근) 이면, 전하 펌프 (230) 는 인에이블 되고, 헤드스위치 제어 신호 (Vhs) 는 전원 전압 (VDD) 보다 더 높고, N-FET 디바이스 (212) 는 턴온된다. 전하 펌프 (230) 의 예시적인 디자인은 아래에서 설명된다.
아래 설명된 것처럼, N-FET 헤드스위치는 P-FET 헤드스위치에 비해 다양한 이점을 제공한다. 또한, N-FET 헤드스위치는 어떤 응용에서는 N-FET 풋스위치보다 더 선호된다. 예를 들어, 다수의 N-FET 헤드스위치는 전자 회로에서 다른 전력 체제를 제어하는데 사용될 수 있다. 각 전력 체제는 다른 전원 전압 및/또는 전원을 말한다. 예를 들면, 첫 번째 N-FET 헤드스위치는 첫 번째 전력 체제를 전자 회로의 한 부분에 연결할 수도 있고, 두 번째 N-FET 헤드스위치는 두 번 째 전력 체제를 전자 회로의 또 다른 부분에 연결 하는 등이다.
도 2 는 하나의 N-FET 디바이스 (212) 로 N-FET 헤드스위치 (210) 를 구현한 것을 도시한다. N-FET 디바이스 (212) 의 크기는 예상되는 최대 부하가 걸릴 때 FET 디바이스에 의한 전력 소모가 수인 한도 내이도록 하기 위하여, 충분히 크게 선택된다. 또한, 최대 부하 전류에서의 헤드스위치 (210) 의 전압 강하는 수인 한도 내이다.
도 3 은 N-FET 헤드스위치 (210x) 의 개략적인 다이어그램인데, 이는 N-FET 헤드스위치의 또 다른 실시형태이며 도 2 에서 사용될 수도 있다. 이 실시형태에서는, N-FET 헤드스위치 (210x) 는 M 개 (M 은 1 보다 큰 정수) 의 N-FET 디바이스 (312a 내지 312m) 를 병렬로 포함한다. 도 3 에 도시된 바와 같이, N-FET 디바이스 (312a 내지 312m) 는 이들을 함께 연결하여 전원 (VDD) 에 연결하는 드레인, 함께 연결하여 헤드스위치 제어 신호 (Vhs) 를 수신하는 게이트, 및 함께 연결하여 로드 서플라이 (Vload) 를 제공하는 소스를 구비한다.
다수의 N-FET 디바이스 (312) 를 구비한 N-FET 헤드스위치 (210x) 의 구현은 헤드스위치의 ON 저항을 감소시키고, 따라서 그것이 턴온되었을 때, 헤드스위치의 전압 강하와 헤드스위치에 의한 전력 소모 모두를 감소시킨다. M 개의 N-FET 디바이스 (312a 에서 312m) 는 IC 다이 위에 서로 근접하여 위치할 수도 있고, 또는 IC 다이 전체에 분산될 수도 있다.
도 4 는 L-스테이지 전하 펌프 (230x) 의 개략적인 다이어그램을 도시하고 있는데, 이는 도 2 의 전하 펌프 (230) 로 사용될 수도 있다. 전하 펌프 (230x) 는 (L+1) N-FET 디바이스 (410a 내지 410m) 와 L 개의 커패시터 (412a 내지 412l) 를 포함한다. N-FET 디바이스 (410a 내지 410m) 는 각 N-FET 디바이스의 소스가 다음 N-FET 디바이스의 드레인에 연결되어 직렬로 연결된다. N-FET 디바이스 (410a) 의 드레인은 전원 전압 (VDD) 을 수신하고, N-FET 디바이스 (410m) 의 소스는 헤드스위치 제어 신호 (Vhs) 를 제공한다. 또한, 각 N-FET 디바이스 (410) 는 다이오드로서 구성되고, 그것의 게이트와 드레인은 함께 연결된다. 커패시터 (412a 내지 412l) 는 N-FET 디바이스 (410a 내지 410l) 의 소스에 각각 연결되는 한 말단을 가진다. 412a, 412c 등의 홀수 스테이지 (stage) 의 커패시터의 다른 말단은 제어 신호 (Pφ) 에 연결된다. 412b 등의 짝수 스테이지의 커패시터의 다른 말단은 상보적 제어 신호 (
Figure 112006001799309-PCT00001
) 에 연결된다. 제어 신호 (Pφ 와
Figure 112006001799309-PCT00002
) 는 로직 하이 (예를 들면, 전원 전압) 와 로직 로우 (예를 들면, 회로 접지) 사이에서 변화하는 상보적인 클럭 신호이다. 제어 신호 (Pφ 와
Figure 112006001799309-PCT00003
) 는 도 2 의 전하 펌프 제어 신호 (Enb) 의 한 형태로 나타내질 수도 있다.
전하 펌프 (230x) 는 다음과 같이 작동한다. 초기에 L 개의 커패시터 (412a 내지 412l) 는 방전 상태이고, 각 커패시터간의 전압은 0 이다. 클럭 위상 φ1 동안, 제어 신호 (Pφ) 는 회로 접지에 있고, N-FET 디바이스 (410a) 는 노드 (N1) 에서의 전압이 (VDD - Vth) 가 될 때까지 다이오드처럼 동작한다. 클럭 위상 φ1 의 상보형인 클럭 위상 φ2 동안, 제어 신호 (Pφ) 는 VDD 에 있고, 노드 N1 에서의 전압은 VDD 에 의해 증가하여 VDD + (VDD - Vth) 가 되고, 제어 신 호 (
Figure 112006001799309-PCT00004
) 는 회로 접지에 있게 되며, N-FET 디바이스 (410b) 는 노드 N2 에서의 전압이 2·(VDD - Vth) 가 될 때까지 다이오드처럼 동작한다. 제어 신호 (
Figure 112006001799309-PCT00005
) 가 다시 하이로 올라가면, 노드 N2 에서의 전압은 VDD 만큼 증가하여 VDD + 2·(VDD - Vth) 가 된다. L 스테이지 이후, 전하 펌프 (230x) 의 출력단에서의 전압은
Vhs = (L+1)·(VDD - Vth) 식 (1)
이 된다.
식 (1) 에서 볼 수 있듯이, 전원 전압 (VDD) 이 임계 전압보다 크기 때문에 (즉, VDD > Vth) 전압 증배가 달성된다.
전하 펌프 (230x) 는 N-FET 디바이스 (410a 내지 410m) 체인을 따라 연속적으로 전하를 펌프질한다. 각 커패시터 (412a 내지 412l) 는 매 클럭 사이클마다 이전의 커패시터에 의해 연속적으로 충전되고 다음의 커패시터로 방전을 한다. 식 (1) 에서 볼 수 있듯이, 원하는 헤드스위치 제어 전압 (Vhs) (예를 들면, Vhs ≥ Vth + VDD) 은 스테이지 L 의 수를 적당하게 고르고/거나, N-FET 디바이스 (410a) 의 드레인에 적당한 전압을 제공함으로써 획득될 수 있다. 전하 펌프 (230x) 는 1976년 6월의 IEEE J. 고체상태 회로 (Solid-State Circuits), vol.11, no.6, pp.374-378 에서 "향상된 전압 증배기 기술을 사용한 NMOS 집적 회로에서의 온-칩 고전압 생성 (On-chip High-Voltage Generation in NMOS Integrated Circuits Using an Improved Voltage Multiplier Technique) " 이라는 논문에서 J.F Dickson 에 의해 더욱 상세히 설명되어 있다.
전하 펌프 (230x) 의 출력 구동 용량은 그리 높을 필요는 없다. 사실, 구동 용량은 N-FET 헤드스위치 (210) 의 게이트 커패시턴스와 N-FET 헤드스위치에 사용되는 N-FET 디바이스의 소스와 게이트 사이의 기생 커패시턴스 Cgs 를 통해 흐르는 어떤 누설전류도 구동할 수 있을 정도로 충분히 클 필요가 있다.
전하 펌프 (230x) 는 N-FET 헤드스위치 (210) 가 턴오프될 때 턴오프될 수도 있다. 이는 낮은 헤드스위치 제어 전압 (Vhs) 이 N-FET 헤드스위치를 턴오프시키기 때문에 가능한 것이다. 전하 펌프 (230x) 는 N-FET 헤드스위치 (210) 가 턴오프될 때 전류를 소모하지 않는다. 따라서, 전하 펌프 (230x) 의 전류 소모는 누설전류 산정에 고려되지 않는다.
도 4 는 헤드스위치 제어 신호 (Vhs) 를 제공하는데 사용될 수도 있는 전하 펌프의 예시적인 실시형태를 도시한다. 다른 전하 펌프 디자인도 역시 사용될 수 있으며, 이는 본 발명의 범위 내이다.
도 2 는 N-FET 헤드스위치 (210) 가 부하 회로에 전력을 공급하거나 차단하기 위한 전력 스위치로 사용되는 실시형태를 도시한다. 로드 서플라이 전압 (Vload) 은 N-FET 디바이스 (212) 의 게이트에 제공되는 헤드스위치 제어 전압 (Vhs), N-FET 디바이스 (212) 의 크기, 포화 또는 부하 전류 (Isat) 등등의 다양한 요소에 의해 결정된다. 로드 서플라이 전압은 규칙적이지 않고 헤드스위치에 걸리는 부하에 따라 변할 수도 있다.
도 5 는 선형 전압 조정기에 사용된 N-FET 헤드스위치를 구비한 전자 회로 (500) 의 개략적인 다이어그램이다. 회로 (500) 는 N-FET 헤드스위치 (510), 부하 회로 (520), 전하 펌프 (530), 및 연산 증폭기 (540) 를 포함한다. N-FET 헤드스위치 (510) 는 N-FET 디바이스 (512) 로 구현된다. N-FET 헤드스위치 (510), 부하 회로 (520), 및 전하 펌프 (530) 는 상기 도 2 에 대한 설명에서와 같이 연결된다. 증폭기 (540) 는 로드 서플라이 (Vload) 에 연결된 반전 입력단 (inverting input), 타겟 전압 (Vtarget) 을 수신하는 비반전 입력단 (non-inverting input), 전하 펌프에 제어 신호 (Vcp) 를 제공하는 출력단을 구비한다.
또한, 연산 증폭기 (540), 전하 펌프 (530), 및 N-FET 헤드스위치 (510) 는 피드백 구성으로 연결되며, 종합적으로 선형 전압 조정기를 구현한다. 타겟 전압 (Vtarget) 은 로드 서플라이를 위한 바람직한 전압을 나타낸다. 선형 전압 조정기는 로드 서플라이 (Vload) 가 바람직한 전압으로 유지하고 따라서 규칙적이 되도록 다양한 제어 신호를 조절한다.
선형 전압 조정기는 다음과 같이 작동한다. 증폭기 (540) 는 로드 서플라이 전압 (Vload) 을 감지하고, 그것을 타겟 전압 (Vtarget) 에 대하여 비교한다. 증폭기 (540) 는 그 비교의 결과에 기초하여 전하 펌프 제어 전압 (Vcp) 을 증가 또는 감소시킨다. 전하 펌프 (530) 는 헤드스위치 제어 전압 (Vhs) 을 전하 펌프 제어 전압 (Vcp) 의 변화에 대응하여 (그리고 가능하면 그에 비례하여) 위로 또는 아래로 조절한다. 헤드스위치 제어 전압 (Vhs) 은 N-FET 디바이스 (512) 의 VDS 전압 강하를 결정하고, 이는 로드 서플라이 전압 (Vload) 을 결정한다. 예를 들어, 만약 로드 서플라이 전압 (Vload) 이 타겟 전압 (Vtarget) 보다 작으면 전하 펌프 제어 전압 (Vcp) 은 증가하고, 이는 헤드스위치 제어 전압 (Vhs) 을 증가시키게 된다. 더 높은 제어 전압 (Vhs) 은 N-FET 디바이스 (512) 를 더 강하게 턴온시키고, 이는 더 작은 VDS 전압 강하와 더 높은 로드 서플라이 전압 (Vload) 을 초래한다. 로드 서플라이 전압 (Vload) 이 타겟 전압 (Vtarget) 보다 더 높으면, 상보적인 동작이 발생한다.
또한, 도 5 에 도시된 바와 같이, 두 개의 직렬 연결된 저항 (552 와 554) 으로 구성된 분배 회로 (550) 가 로드 서플라이 (Vload) 와 회로 접지 사이에 연결될 수도 있다. 분배된 로드 서플라이 전압 (Vdiv) 이 저항 (552 와 554) 이 연결된 노드 (Na) 에서 얻어진다. 분배된 로드 서플라이 전압 (Vdiv) 은 로드 서플라이 전압 (Vload) 대신에 연산 증폭기 (540) 의 반전 입력단으로 제공될 수도 있다. 증폭기 (540) 의 입력단에서의 더 낮은 전압은 증폭기의 디자인을 간단하게 할 수도 있다.
도 2 에서의 N-FET 헤드스위치 (210) 와 유사하게, 도 5 의 N-FET 헤드스위치 (510) 는 타겟 전압 (Vtarget) 을 로우로 (예를 들면, 회로 접지로) 둠으로써 턴오프될 수도 있다. N-FET 헤드스위치 (510) 는 타겟 전압 (Vtarget) 을 바람직한 전압까지 하이로 둠으로써 턴온될 수도 있다. 로드 서플라이 전압 (Vload) 은 타겟 전압 (Vtarget) 을 조절함으로써 조절될 수도 있다.
도 5 는 헤드스위치 제어 신호 (Vhs) 를 제공하기 위해 사용될 수도 있는 전압 조정기의 예시적인 실시형태를 도시하고 있다. 또한, 다른 전압 조정기의 디자인도 사용될 수 있으며, 이는 본 발명의 범위 내이다.
도 6 은 디지털 전압 조정기에 사용되는 N-FET 헤드스위치를 구비한 전자 회로 (600) 의 개략적인 다이어그램을 도시하고 있다. 회로 (600) 는 N-FET 헤드스위치 (610), 부하 회로 (620), 전하 펌프 (630), 디지털 컨트롤러 (640), 및 아날로그-디지털 변환기 (analog-to-digital converter; ADC) (650) 을 포함한다. N-FET 헤드스위치 (610) 는 N-FET 디바이스 (612) 로 구현된다. N-FET 헤드스위치 (610), 부하 회로 (620), 및 전하 펌프 (630) 는 상기 도 2 에 대한 설명에서와 같이 연결된다. 컨트롤러 (640), 전하 펌프 (630), N-FET 헤드스위치 (610), 및 ADC (650) 역시 피드백 구성으로 연결되고, 종합적으로 디지털 전압 조정기를 구현한다. 디지털 전압 조정기는 로드 서플라이 (Vload) 가 디지털 컨트롤 워드 (digital control word) (Dtarget) 에 의해 지시되는 바람직한 전압으로 유지되게 하기 위해 다양한 제어 신호를 조절한다.
디지털 전압 조정기는 다음과 같이 작동한다. ADC (650) 는 로드 서플라이 전압 (Vload) 을 수신하고 디지털화하며 k-비트 워드 (Dload) 를 제공하는데, 여기서 k 는 1 보다 큰 정수이다. 컨트롤러 (640) 는 ADC (650) 로부터 k-비트 워드 (Dload) 와 k-비트 컨트롤 워드 (Dtarget) 를 수신하는데, 이는 로드 서플라이 (Vload) 를 위한 바람직한 전압을 지시한다. 그 다음 컨트롤러 (640) 는 수신된 워드들 간의 차이 ΔD 를 계산하고, 전하 펌프 (630) 에 n-비트의 컨트롤 워 드 (Dcp) 를 제공한다. 컨트롤워드 (Dcp) 는 워드 (Dtarget 와 Dload) 간의 차이 ΔD 와 관련되어 있다. 한 실시형태에서, 컨트롤 워드 (Dcp) 는 다음과 같이 계산될 수도 있는데,
Dcp = Av·(Dtarget - Dload) - Dos 식 (2)
여기서 Av 는 이득값이고, Dos 는 오프셋 (offset) 값이다. 또 다른 실시형태에서는, 차이 ΔD 는 검색 테이블 (look-up table) 로 제공되어지고, 이는 컨트롤 워드 (Dcp) 를 제공한다. 검색 테이블은 차이 ΔD 와 워드 (Dcp) 간의 변환 함수를 포함하고 있다.
전하 펌프 (630) 는 n-비트의 컨트롤 워드 (Dcp) 를 수신하고, 컨트롤 워드 (Dcp) 에 대응하여 (그리고 가능하면 그에 비례하여) 위로 또는 아래로 헤드스위치 제어 전압 (Vhs) 를 조절한다. 한 실시형태에서는, 전하 펌프 (630) 는 컨트롤 워드 (Dcp) 를 아날로그 신호 (Vcp) 로 변환하고, 이는 도 4 에 도시된 것과 같은 L-스테이지 전압 증배 회로에 제공된다. 또 다른 실시형태에서는, n-비트의 컨트롤 워드 (Dcp) 는 전하 펌프의 n-스테이지를 제어하기 위해 사용된다. 예를 들어, 적절한 수의 스테이지 (1 에서 n 까지) 를 턴온함으로써, 원하는 제어 전압 (Vcp) 이 얻어질 수 있다. 이는 식 (1) 에 나타나 있는데, Vhs 가 전하 펌프의 스테이지 수인 L 의 함수이기 때문이다. 어떤 경우이든, 헤드스위치 제어 전압 (Vhs) 이 N-FET 디바이스 (612) 의 VDS 전압 강하를 결정하고, 이는 따라서 로드 서플라이 전압 (Vload) 을 결정한다. 컨트롤러 (640) 는 따라서 로드 서플라이 (Vload) 를 바람직한 전압으로 유지하기 위해 적절한 양만큼 컨트롤 워드 (Dcp) 를 위로 또는 아래로 조절한다.
도 2 의 N-FET 헤드스위치 (210) 와 유사하게, 도 6 의 N-FET 헤드스위치 (610) 는 컨트롤 워드 (Dtarget) 에 낮은 값 (예를 들면, 0) 을 제공함으로써 턴오프될 수도 있다. N-FET 헤드스위치 (610) 는 컨트롤 워드 (Dtarget) 에 높은 값을 제공함으로써 턴온될 수도 있다. 이 높은 값은 로드 서플라이 (Vload) 에 대한 바람직한 전압에 대응된다. 로드 서플라이 전압 (Vload) 은 컨트롤 워드 (Dtarget) 에 의해 다른 전압들로 프로그램될 수도 있다.
디지털 전압 조정기는 어떤 응용에 유용할 수도 있는 다양한 특징들을 구비하고 있다. 예를 들면, 로드 서플라이 전압 (Vload) 은 적절한 k-비트 디지털 컨트롤 워드 (Dtarget) 를 선택함으로써 쉽게 설정되고 프로그램될 수 있다. 다른 로드 서플라이 전압은 Dtarget 에 대하여 다른 워드 값으로 쉽게 얻어질 수도 있다. 또한, 다른 파형 및/또는 특성이 로드 서플라이 (Vload) 에 대하여 얻어질 수도 있다. 예를 들면, 로드 서플라이 (Vload) 가 파워 업 (powered up) 또는 파워 다운 (powered down) 되는 레이트는 워드 (Dtarget) 에 대한 일련의 값을 프로그래밍함으로써 제어될 수도 있다.
도 6 은 헤드스위치 제어 신호 (Vhs) 를 제공하는데 사용될 수도 있는 디지털 전압 조정기의 예시적인 실시형태를 도시한다. 또한 다른 디지털 전압 조정기 디자인이 사용될 수도 있으며, 이는 본 발명의 범위 내이다.
N-FET 헤드스위치는 P-FET 헤드스위치에 비해 다양한 이점들을 제공할 수 있 다. 이들 이점 중 일부를 이하 설명한다.
첫 째, N-FET 헤드스위치는 P-FET 헤드스위치보다 구동 강도 (drive strength) 에 대하여 더 나은 누설전류 절충을 제공한다. 구동 강도 또는 구동 용량 (drive capability) 은 전형적으로 포화 전류 (Isat) 에 의해 정량화되는데, 이는 헤드스위치가 턴온될 때, 헤드스위치에 의해 부하 회로에 제공되는 전류이다. 디바이스의 물성으로 인해 P-FET 디바이스 보다 N-FET 디바이스가 더 높은 (전자) 이동성을 가진다고 알려져 있다. 그 결과로서, 동일한 구동 강도 (즉, 동일한 포화 전류 (Isat) ) 를 제공하기 위해 디자인된 N-FET 디바이스와 P-FET 디바이스 중에서 N-FET 디바이스가 P-FET 디바이스 보다 훨씬 더 작은 크기로 될 수 있다. 누설전류는 디바이스 크기에 밀접하게 연관되어 있고, 더 작은 크기의 N-FET 디바이스가 주어진 포화 전류 (Isat) 를 위해 사용될 수 있으므로, N-FET 헤드스위치의 누설전류는 P-FET 헤드스위치보다 훨씬 적을 수 있다. 대안적으로는, N-FET 헤드스위치는 같은 크기의 누설전류에 대해 더 큰 구동 강도를 제공할 수 있다.
P-FET 헤드스위치 대신 N-FET 헤드스위치를 사용함으로써 얻는 이익은 다음의 예시적인 디자인에 의해 정량화될 수 있다. 이들 디자인을 위해, N-FET 헤드스위치와 P-FET 헤드스위치 양자 모두 가장 높은 ON 저항을 야기하는 가장 최악의 경우인 "슬로우 (slow)" IC 프로세스 변동 (IC process variation) 하에서 300 mA 의 구동 강도 ( 즉, Isat = 300 mA) 를 제공하기 위해 치수가 결정된다. P-FET 과 N-FET 디바이스는 0.13 μm CMOS 기술을 위한 최소 길이인 0.13 μm 의 길이로 치수가 결정된다. 테이블 1 은 N-FET 와 P-FET 헤드스위치를 위한 디바이 스 폭, 헤드스위치가 턴온될 때의 그들의 ON 저항, 그리고 헤드스위치가 턴오프될 때의 누설전류를 제공한다. 테이블 1 의 누설전류는 디바이스의 가능한 가장 높은 누설전류를 야기하는 가장 최악의 경우인 "패스트 (fast)" IC 프로세스 변동에서 얻어진 것이다.
테이블 1
파라미터 P-FET 헤드스위치 N-FET 헤드스위치 단위
디바이스 폭 32 5.5 mm
ON 저항 Ron 5.26 0.91 Ohms-mm
누설전류 157 20.5 μA
테이블 1 에서, 디바이스 폭은 밀리미터 (mm) 의 단위로 주어졌고, ON 저항은 옴-밀리미터 (Ohms-mm) 의 단위로 주어졌다. 각 헤드스위치의 ON 저항을 얻기 위해서는, 테이블 1 에 주어진 값이 디바이스 폭으로 나누어져야 한다 (예를 들면, 0.91/5.5 = 0.16 옴). 드레인-소스 전압 (VDS) 은 예시적인 디자인에서는 대략 50 mV 이다.
테이블 1 에 표시한 것처럼, N-FET 헤드스위치는 ON 저항과 누설전류 사이의 더 나은 절충을 제공한다. 예시적인 디자인에서 N-FET 헤드스위치는 동일한 구동강도에 대하여 P-FET 헤드스위치에 비하여 거의 여덟 배 (8x) 의 누설전류 감소를 제공한다는 것을 알 수 있다. N-FET 헤드스위치는 동일한 구동 강도에서 P-FET 헤드스위치보다 거의 여섯 배 (6x) 의 다이 면적 감소를 더 제공한다. 이들 양 이점들 (즉, 더 적은 누설전류와 더 적은 다이 면적) 은 매우 바람직한 것이다.
둘 째, N-FET 헤드스위치는 P-FET 헤드스위치보다 더 적은 스트레스를 경험 한다. 누설전류를 감소시키기 위해서, P-FET 헤드스위치는 P-FET 디바이스를 강하게 턴오프시키기 위해서 때때로 VDD 보다 더 큰 제어 전압 (즉, CTRL > VDD + Vth) 으로 과구동 (overdriven) 된다. 만약, 드레인이 회로 접지에 걸린다면, 게이트-드레인 전압 (VGD) 은 VDD 를 초과하게 될 것이고, 이는 P-FET 디바이스를 오버스트레스하게 된다. 또한, 누설전류를 감소시키기 위해서, P-FET 헤드스위치가 때로는 더 작은 크기로 치수가 결정되고, P-FET 디바이스를 더 강하게 턴온시키기 위해 회로 접지보다 더 낮은 제어 전압 (즉, CTRL < 0 ) 으로 과구동되기도 한다. 또한, 큰 게이트-소스 전압 (즉, VGS > VDD)이 P-FET 디바이스를 오버스트레스하게 된다.
반면, 선형 영역에서 작동하는 N-FET 헤드스위치의 경우, 게이트 전압 VG > VDD + Vth 이고, 소스 전압 VS = Vload ≒ VDD 이고, 드레인 전압 VD = VDD 이며, 게이트-소스 전압 VGS > Vth 이다. 이 경우, N-FET 디바이스는 턴온될 때 오버스트레스되지 않을 것이다. 턴오프되는 N-FET 헤드스위치의 경우, 게이트 전압 VG = 0, 소스 전압 VS ≒ 0, 드레인 전압 VD = VDD, 게이트-소스 전압 VGS ≒ 0 이다. 게이트-소스 전압 VGS 은 N-FET 디바이스가 턴오프될 때 전원 전압보다 더 작다. 또한 디바이스는 턴오프될 때 오버스트레스되지 않는다. N-FET 헤드스위치는 따라서 P-FET 헤드스위치보다 더 신뢰성이 있게 될 수도 있고 (즉, 실패하는 경향이 줄어들게 된다), 더 긴 기대수명을 갖게 될 수도 있게 된다.
N-FET 헤드스위치는 다양한 디바이스와 장치에 사용될 수도 있다. 예를 들면, N-FET 헤드스위치는 무선 장치 (예를 들면, 셀룰러 폰), 개인 휴대용 정보 단말기 (personal digital assistant; PDA), 휴대용 컴퓨터 등에 사용될 수도 있다. 또한, N-FET 헤드스위치는 무선 통신, 데이터 통신, 네트워킹, 컴퓨터 등과 같은 다양한 엔드 애플리케이션 (end application) 에 사용될 수도 있다. 예로써, N-FET 헤드스위치는 코드 분할 다중 접속 (code division multiple access; CDMA) 시스템, 시분할 다중 접속 (time division multiple access; TDMA) 시스템, 주파수 분할 다중 접속 (frequency division multiple access; FDMA) 시스템, 다중-입력 다중-출력 (multiple-input multiple-output; MIMO) 시스템, 직교 주파수 분할 다중 접속 (orthogonal frequency division multiple access; OFDMA), 또는 직교 주파수 분할 다중 (orthogonal frequency division multiplexing; OFDM) 시스템 등을 위한 무선 단말 또는 셀룰러 폰에 유용하게 사용될 수도 있다. CDMA 시스템은 IS-95, IS-2000, 광대역 CDMA (Wideband CDMA; W-CDMA), 및/또는 일부 다른 표준을 구현할 수도 있다. TDMA 시스템은 범유럽 이동 통신 규격 (Global System for Mobile Communications; GSM) 및/또는 일부 다른 규격을 구현할 수도 있다.
여기에 설명된 N-FET 헤드스위치는 다양한 유닛에 사용될 수도 있다. 예를 들면, 응용 주문형 집적 회로 (application specific integrated circuit; ASIC), 디지털 신호 프로세서 (digital signal processor; DSP), 디지털 신호 프로세싱 디바이스 (digital signal processing device; DSPD), 프로그래머블 로직 디 바이스 (programmable logic device; PLD), 필드 프로그래머블 게이트 어레이 (field programmable gate array; FPGA), 프로세서, 컨트롤러, 마이크로 컨트롤러, 마이크로프로세서, 정적 랜덤 액세스 메모리 (static random access memory; SRAM), 디지털 회로, 아날로그 회로, 및 다른 전자 유닛들을 위해 N-FET 헤드스위치가 사용될 수도 있다. 상기 언급하였듯이, N-FET 헤드스위치, 부하 회로, 및 전하 펌프는 동일한 또는 다른 IC 다이에 그리고 동일한 또는 다른 IC에 구현될 수도 있다.
여기에 설명된 N-FET 헤드스위치는 CMOS, NMOS 등의 다양한 IC 공정 기술로 제조될 수도 있다. CMOS 기술은 N-FET 와 P-FET 디바이스 양자 모두를 동일한 다이에 제조할 수 있는 반면, NMOS 기술은 N-FET 디바이스만을 제조할 수 있다. 여기에 설명된 N-FET 헤드스위치는 다른 디바이스 크기 기술 (예를 들면, 0.13 μm, 30 nm 등등) 을 이용하여 제조될 수도 있다. 일반적으로, 여기에 설명된 N-FET 헤드스위치는 IC 공정 기술이 스케일이 작을수록 (즉, 더 작은 "특징" 또는 디바이스 길이) 더욱 효과적이고 유용하다.
전술한 개시된 실시형태들은 당업자로 하여금 본 발명을 제조하고 사용할 수 있도록 하기 위하여 제공된 것이다. 이들 실시형태에 대한 다양한 변형은 당업자에게 곧 자명한 것일 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위 또는 정신을 벗어남이 없이 다른 실시형태들에 적용될 수도 있을 것이다. 따라서 본 발명은, 여기에 나타낸 실시형태에 국한되는 것이 아니며, 여기에 개시된 원리와 새로운 특징들과 일치되는 가장 넓은 범위와 부합된다.

Claims (28)

  1. 하나 이상의 전계 효과 트랜지스터 (FET) 디바이스로 이루어진 부하 회로; 및
    하나 이상의 N-채널 FET (N-FET) 디바이스로 이루어지고, 전원과 부하 회로 사이에 연결되는 헤드스위치를 포함하며,
    상기 헤드스위치는 상기 헤드스위치가 인에이블될 때 상기 전원을 상기 부하 회로에 연결하고 상기 헤드스위치가 디스에이블될 때 상기 전원을 상기 부하 회로로부터 차단시키도록 구성되는, 전자 회로.
  2. 제 1 항에 있어서,
    상기 헤드스위치에 연결되고 상기 헤드스위치에 제어 신호를 제공하도록 구성되는 전하 펌프를 더 포함하는, 전자 회로.
  3. 제 2 항에 있어서,
    상기 헤드스위치에 대한 상기 제어 신호는 상기 헤드스위치가 인에이블될 때제 1 전압과 상기 헤드스위치가 디스에이블될 때 제 2 전압을 가지는, 전자 회로.
  4. 제 3 항에 있어서,
    상기 제 1 전압은 전원의 전압보다 더 높은, 전자 회로.
  5. 제 3 항에 있어서,
    상기 제 1 전압은 상기 전원의 전압과 상기 하나 이상의 N-FET 디바이스의 임계 전압의 합 이상인, 전자 회로.
  6. 제 3 항에 있어서,
    상기 제 1 전압은 상기 하나 이상의 N-FET 디바이스 양단에서 상기 하나 이상의 N-FET 디바이스의 임계 전압보다 적은 드레인-소스 전압 강하를 발생시키는, 전자 회로.
  7. 제 1 항에 있어서,
    상기 하나 이상의 N-FET 디바이스는 높은 임계 전압으로 제조되는, 전자 회로.
  8. 제 1 항에 있어서,
    상기 하나 이상의 N-FET 디바이스는 상기 헤드스위치의 전력 소모를 상기 헤드스위치와 상기 부하 회로의 총 전력의 소정의 퍼센트 내로 한정시키기 위한 크기로 치수가 결정되는, 전자 회로.
  9. 제 1 항에 있어서,
    상기 헤드스위치는 복수의 N-FET 디바이스를 포함하는, 전자 회로.
  10. 제 2 항에 있어서,
    선형 전압 조정기를 구현하기 위한 피드백 구성으로 상기 전하 펌프와 상기 헤드스위치에 연결되는 연산 증폭기를 더 포함하는, 전자 회로.
  11. 제 10 항에 있어서,
    상기 연산 증폭기는 전하 펌프에 제어 신호를 제공하도록 구성되고,
    상기 전하 펌프에 대한 상기 제어 신호는 상기 헤드스위치에 의해 상기 부하 회로에 제공된 로드 서플라이 (load supply) 를 선택된 전압에서 유지하는, 전자 회로.
  12. 제 2 항에 있어서,
    상기 헤드스위치에 연결된 아날로그-디지털 변환기 (ADC); 및
    상기 ADC 와 상기 전하 펌프에 연결된 컨트롤러를 더 포함하며,
    상기 컨트롤러, 상기 전하 펌프, 상기 헤드스위치, 및 상기 ADC 는 디지털 전압 조정기를 구현하기 위해 피드백 구성으로 연결되는, 전자 회로.
  13. 제 12 항에 있어서,
    상기 ADC 는 상기 헤드스위치에 의해 상기 부하 회로에 제공된 로드 서플라 이 전압을 디지털 신호로 변환하도록 구성되고,
    상기 컨트롤러는 상기 ADC 로부터의 디지털 신호와 디지털 타켓 값에 기초하여 전하 펌프에 디지털 컨트롤을 제공하도록 구성되고,
    상기 디지털 컨트롤은 상기 헤드스위치에 의해 상기 부하 회로에 제공된 로드 서플라이를 선택된 전압에서 유지하는 전자 회로.
  14. 제 13 항에 있어서,
    상기 디지털 타겟 값은 상기 로드 서플라이에 대해 다른 전압들을 달성하도록 프로그램 가능한, 전자 회로.
  15. 제 13 항에 있어서,
    상기 전하 펌프는 복수의 스테이지 (stage) 를 포함하고,
    상기 디지털 컨트롤은 상기 복수의 스테이지중 선택된 스테이지를 인에이블시키는, 전자 회로.
  16. 제 1 항에 있어서,
    상기 부하 회로는 마이크로프로세서인, 전자 회로.
  17. 제 1 항에 있어서,
    상기 부하 회로는 디지털 신호 프로세서 (digital signal processor) 인, 전 자 회로.
  18. 제 1 항에 있어서,
    상기 부하 회로는 메모리 유닛인, 전자 회로.
  19. 제 1 항에 있어서,
    상기 부하 회로는 아날로그 회로인, 전자 회로.
  20. 하나 이상의 전계 효과 트랜지스터 (FET) 디바이스로 이루어진 부하 회로; 및
    하나 이상의 N-채널 FET (N-FET) 디바이스로 이루어지고 전원과 상기 부하 회로 사이에 연결된 헤드스위치를 포함하며,
    상기 헤드스위치는 상기 헤드스위치가 인에이블될 때 상기 전원을 상기 부하 회로에 연결하고 상기 헤드스위치가 디스에이블될 때 상기 전원을 상기 부하 회로로부터 차단시키도록 구성되는, 집적 회로.
  21. 제 20 항에 있어서,
    상기 헤드스위치에 연결되고 상기 헤드스위치에 제어 신호를 제공하도록 구성되는 전하 펌프를 더 포함하는, 집적 회로.
  22. 제 20 항에 있어서,
    상기 부하 회로는 마이크로프로세서를 구현하는, 집적 회로.
  23. 제 20 항에 있어서,
    상기 부하 회로는 정적 랜덤 액세스 메모리 (static random access memory; SRAM) 를 구현하는, 집적 회로.
  24. 제 20 항에 있어서,
    상기 부하 회로는 디지털 신호 프로세서 (DSP) 를 구현하는, 집적 회로.
  25. 제 20 항에 있어서,
    0.13 μm 이하의 상보형 금속 산화물 반도체 (complementary metal oxide semiconductor; CMOS) 기술로 제조되는, 집적 회로.
  26. 하나 이상의 전계 효과 트랜지스터 (FET) 디바이스로 이루어진 부하 회로; 및
    하나 이상의 N-채널 FET (N-FET) 디바이스로 이루어지고 전원과 상기 부하 회로 사이에 연결되는 헤드스위치를 포함하며,
    상기 헤드스위치는 상기 헤드스위치가 인에이블될 때 상기 전원을 상기 부하 회로에 연결하고 상기 헤드스위치가 디스에이블될 때 상기 전원을 상기 부하 회로 로부터 차단시키도록 구성되는, 통신 시스템의 디바이스.
  27. 제 26 항에 있어서,
    상기 헤드스위치에 연결되고 상기 헤드스위치에 제어 신호를 제공하도록 구성되는 전하 펌프를 더 포함하는, 통신 시스템의 디바이스.
  28. 제 26 항에 있어서,
    상기 통신 시스템은 코드 분할 다중 접속 (code division multiple access; CDMA) 통신 시스템인, 통신 시스템의 디바이스.
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