KR20060033984A - 반도체 소자의 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 공정수를 감소시킴과 동시에 캐패시터 내부 프로파일 마진을 확보할 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 전도층 상에 캐패시터 절연막을 형성하는 단계; 상기 캐패시터 절연막을 선택적으로 식각하여 캐패시터 형성영역을 정의하는 오픈부를 형성하는 단계; 시준기(Collimator)를 이용한 스퍼터링 방식으로 상기 오픈부의 측면에 형성됨이 없이 상기 오픈부 저면의 상기 전도층 상에 배리어용 제1금속막을 형성하는 단계; 상기 배리어용 제1금속막이 형성된 프로파일을 따라 배리어용 제2금속막을 형성하는 단계; 및 상기 배리어용 제2금속막 상에 캐패시터 하부전극을 형성하는 단계를 포함한다.

캐패시터, 시준기(Collimator), 스퍼터링

Description

반도체 소자의 캐패시터 형성 방법{METHOD FOR FORMING CAPACITOR IN SEMICONDUTOR DEVICE}

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 공정단면도,

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 공정단면도,

도 3은 시준기(Collimator)를 이용하여 스퍼터링물질이 증착되는 과정을 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명*

20 : 전도층 21 : 캐패시터 절연막

22 : 배리어용 제1금속막 23 : 배리어용 제2금속막

C2 : 오픈부

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 공정수를 감소시킴과 동시에 캐패시터 내부 프로파일 마진을 확보할 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.

반도체 소자가 고집적화됨에 따라 안정된 소자동작을 위한 셀당 캐패시턴스는 변화가 없는 반면 캐패시터 셀 사이즈는 점점 줄어들게 되어 기존 폴리실리콘을 하부전극으로 사용하는 캐패시터 구조는 한계에 도달하게 되었다.

이러한 문제를 해결하기 위해 하부금속전극을 도입하는 방법이 제안되었다. 이러한 하부금속전극은 하부금속전극과 폴러그물질인 폴리실리콘과의 계면저항을 유발하게 되었으며 이러한 계면저항을 방지하기 위해 베리어용 금속막의 형성공정이 필요하게 되었다.

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 공정단면도이다.

도 1a를 참조하면, 전도층(10) 상에 캐패시터 절연막(11)을 형성한 후, 캐패시터 절연막(11)을 선택적으로 식각하여 캐패시터 형성 영역을 정의하는 오픈부(C1)를 형성한다.

이어서, 도 1b에 도시된 바와 같이, 열화학기상증착법(Themal Chemical Vapor Deposion)을 이용하여 오픈부(C1) 상에 배리어용 Ti막(12)을 형성한다.

이때, Ti막(12)이 오픈부 저면의 도전층(10)뿐만 아니라 오픈부(C1)의 측면에도 형성된다.

이어서, 도 1c에 도시된 바와 같이, 세정공정을 실시하여 오픈부(C1)의 측면에 잔존하는 Ti막(12)을 제거한다. 이어서, 도 1d에 도시된 바와 같이, 오픈부(C1) 상에 배리어용 TiN막(13)을 형성한다. 이어서, 도면에 도시되지 않았지만 평탄화공정 및 캐패시터 하부전극 형성공정이 이어진다.

상기와 같은 종래기술에 따른 반도체 소자의 캐패시터 형성 방법은 배리어용 Ti막 형성 후, 오픈부에 측면에 형성된 Ti막을 제거하는 공정이 추가적으로 필요하여 공정수가 증가되며, Ti막을 제거하는 과정에서 화학작용에 의해 오픈부의 측면이 손상을 받아 캐패시터 내부의 프로파일 마진이 감소하는 문제가 발생하였다.

본 발명은 상기한 종래기술의 문제를 해결하기 위한 것으로, 공정수를 감소시킴과 동시에 캐패시터 내부 프로파일 마진을 확보할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하는 데 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명은 전도층 상에 캐패시터 절연막을 형성하는 단계; 상기 캐패시터 절연막을 선택적으로 식각하여 캐패시터 형성영역을 정의하는 오픈부를 형성하는 단계; 시준기(Collimator)를 이용한 스퍼터링 방식으로 상기 오픈부의 측면에 형성됨이 없이 상기 오픈부 저면의 상기 전도층 상에 배리어용 제1금속막을 형성하는 단계; 상기 배리어용 제1금속막이 형성된 프로파일을 따라 배리어용 제2금속막을 형성하는 단계; 및 상기 배리어용 제2금속막 상에 캐패시터 하부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 공정단면도이다.

도 2a를 참조하면, 전도층(20) 상에 PETOS막/PSG막의 적층구조를 포함한 캐패시터 절연막(21)을 형성한 후, 캐패시터절연막(21)을 선택적으로 식각하여 캐패시터 형성영역을 정의하는 오픈부(C2)를 형성한다,

이어서, 도 2b에 도시된 바와 같이, 시준기(Collimator)를 이용한 스퍼터링 방식으로 오픈부(C2)의 측면에 형성됨이 없이 오픈부(C2) 저면의 전도층(20) 상에 Ti 등을 포함하는 배리어용 제1금속막(22)을 형성한다.

도 3은 시준기(Collimator)를 이용하여 스퍼터링물질이 증착되는 과정을 도시한 도면이다.

도 3을 참조하면, 스퍼터링방식으로 챔버내부(C)에 시준기(Collimator)를 이용하여 스퍼터링물질이 직진성을 갖게 함으로써, 도 2b와 같이, 오픈부(C2)의 저면의 전도층(20) 상에만 제1금속막(22)이 형성된다. 따라서, 오픈부(C2) 측면에 형성 된 금속막을 제거하기 위한 별도의 세정공정이 필요없다. 또한, 세정공정시 화학작용에 의한 오픈부측면 손상이 발생하지 않으므로 캡내부 프로파일의 마진이 증가된다. 여기서, 배리어용 제1금속막(22)이 캐패시터 절연막(21) 상부에도 증착되며, 이는 후속 평탄화 공정에서 제거된다.

이어서, 도 2c에 도시된 바와 같이, 상기 배리어용 제1금속막이 형성된 프로파일을 따라 TiN등을 포함하는 배리어용 제2금속막을 형성한다.

이어서, 도 2d에 도시된 바와 같이, 캐패시터 절연막(21)이 노출되는 타겟으로 배리어용 제2금속막(23) 및 배리어용 제1금속막(22)을 평탄화시킨다. 이어서, 도면에 도시되지 않았지만 배리어용 제2금속막(23) 상에 캐패시터 하부전극을 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은, 시준기(Collimator)를 이용한 스퍼터링 공정을 실시함으로써, 오픈부 측면에 금속물질이 형성되는 것을 방지하여 후속 세정공정 생략에 따른 공정수를 감소시킴과 동시에 캐패시터 내부 프로파일 마진을 확보할 수 있다.

Claims (3)

1. 전도층 상에 캐패시터 절연막을 형성하는 단계;

   상기 캐패시터 절연막을 선택적으로 식각하여 캐패시터 형성영역을 정의하는 오픈부를 형성하는 단계;

   시준기(Collimator)를 이용한 스퍼터링 방식으로 상기 오픈부의 측면에 형성됨이 없이 상기 오픈부 저면의 상기 전도층 상에 배리어용 제1금속막을 형성하는 단계;

   상기 배리어용 제1금속막이 형성된 프로파일을 따라 배리어용 제2금속막을 형성하는 단계; 및

   상기 배리어용 제2금속막 상에 캐패시터 하부전극을 형성하는 단계

   를 포함하는 반도체 소자의 캐패시터 형성 방법.
2. 제1항에 있어서,

   상기 배리어용 제1금속막은 Ti이고 상기 배리어용 제2금속막은 TiN인 반도체 소자의 캐패시터 형성 방법.
3. 제1항 또는 제2항에 있어서,

   상기 캐패시터절연막은 PETOS막/PSG막의 적층구조로된 막을 포함하는 반도체 소자의 캐패시터 형성 방법.

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