KR20060022353A - 멀티플 게이트드 트랜지스터를 이용하여 선형성을 개선한능동 회로 - Google Patents

멀티플 게이트드 트랜지스터를 이용하여 선형성을 개선한능동 회로 Download PDF

Info

Publication number
KR20060022353A
KR20060022353A KR1020040071149A KR20040071149A KR20060022353A KR 20060022353 A KR20060022353 A KR 20060022353A KR 1020040071149 A KR1020040071149 A KR 1020040071149A KR 20040071149 A KR20040071149 A KR 20040071149A KR 20060022353 A KR20060022353 A KR 20060022353A
Authority
KR
South Korea
Prior art keywords
circuit
terminal
drain
gate
transistor
Prior art date
Application number
KR1020040071149A
Other languages
English (en)
Other versions
KR100704926B1 (ko
Inventor
김태욱
김본기
이귀로
Original Assignee
인티그런트 테크놀로지즈(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인티그런트 테크놀로지즈(주) filed Critical 인티그런트 테크놀로지즈(주)
Priority to KR1020040071149A priority Critical patent/KR100704926B1/ko
Priority to US11/178,481 priority patent/US7400198B2/en
Priority to EP05108170A priority patent/EP1633041A3/en
Priority to JP2005257601A priority patent/JP4300208B2/ja
Priority to CNB2005100983117A priority patent/CN100561862C/zh
Publication of KR20060022353A publication Critical patent/KR20060022353A/ko
Application granted granted Critical
Publication of KR100704926B1 publication Critical patent/KR100704926B1/ko
Priority to US12/146,299 priority patent/US7525386B2/en
Priority to US12/146,308 priority patent/US7586375B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3205—Modifications of amplifiers to reduce non-linear distortion in field-effect transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/453—Controlling being realised by adding a replica circuit or by using one among multiple identical circuits as a replica circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/50—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
    • H03F2203/5042—Indexing scheme relating to amplifiers in which input being applied to, or output being derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower the source circuit of the follower has one or more coils between source and supply

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 능동 회로의 선형성 향상에 관한 것으로, 상세하게는 주 회로부와 보조 회로부를 구성하여 선형성이 향상된 능동 회로에 관한 것이다.
본 발명에 따른 능동 회로는 입력 신호에 대하여 출력 신호가 드레인 단자로 출력되는 공통 게이트 회로로 구성되는 주 회로부와, 상기 주 회로부의 선형성을 보조하기 위해 공통 게이트 회로로 구성되는 보조 회로부와, 상기 주 회로부 및 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와, 상기 주 회로부 및 보조 회로부의 출력단에 연결되는 부하단을 포함하고, 상기 주 회로부 및 보조 회로부의 출력단은 커플되는 것을 특징으로 하여 이루어진다.
선형성, 공통 게이트, 공통 드레인, IP3, CG, CD

Description

멀티플 게이트드 트랜지스터를 이용하여 선형성을 개선한 능동 회로{Active Circuits For Improving Linearity Using Multiple Gated Transistors}
도 1은 기존의 공통 게이트 회로의 트랜스컨덕턴스의 2차 미분계수를 도시한 그림이다.
도 2는 기존의 공통 드레인 회로의 트랜스컨덕터의 2차 미분계수를 도시한 그림이다.
도 3a는 본 발명의 일실시에 따른 공통 게이트 회로도 이다.
도 3b는 본 발명의 다른 실시예에 따른 공통 게이트 회로도 이다.
도 3c는 본 발명의 또 다른 실시예에 따른 공통 게이트 회로도 이다.
도 4는 본 발명에 따른 공통 게이트 회로와 기존의 공통 게이트 회로간의 IIP3의 시뮬레이션 결과도 이다.
도 5a는 본 발명의 일실시에 따른 공통 드레인 회로도 이다.
도 5b는 본 발명의 다른 실시예에 따른 공통 드레인 회로도 이다.
도 5c는 본 발명의 또 다른 실시예에 따른 공통 드레인 회로도 이다.
도 6은 본 발명에 따른 공통 드레인 회로와 기존의 공통 드레인 회로간의 IIP3의 시뮬레이션 결과도 이다.
도 7은 본 발명에 따른 공통 게이트 회로와 공통 소오스 회로를 이용한 단일 입력 차동 출력 회로도 이다.
도 8a는 본 발명에 따른 공통 게이트 회로를 이용한 차동 회로도 이다.
도 8b는 본 발명에 따른 공통 드레인 회로를 이용한 차동 회로도 이다.
본 발명은 능동 회로의 선형성 향상에 관한 것으로, 상세하게는 주 회로부와 보조 회로부를 구성하여 선형성이 향상된 능동 회로에 관한 것이다.
현재, 반도체 소자의 선형성을 가름하는 지표는 IP3(3rd Intercept Point)으로 기본(fundamental) 출력과 IM3(3rd Intermodulation) 성분이 포화되지 않고 계속 증가한다는 가정 하에 두 점이 같아지는 지점을 의미한다.
여기서, IP3은 IIP3(Input IP3)과 OIP3(Output IP3)으로 구분되어 불리며 IIP3은 IP3을 입력측 관점에서 OIP3은 IP3을 출력측 관점에서 읽을 때 사용한다.
이하, 종래의 기술에 따른 능동 소자에 관한 특성을 도면을 참조하여 개략적으로 설명하고 그 문제점을 설명한다.
도 1은 기존의 공통 게이트 회로의 트랜스컨덕턴스의 2차 미분계수를 도시한 그림이다.
기존의 공통 게이트 회로는 입력 저항이 1/gm으로 설계가 가능하여 RF 입력 임피던스인 50(ohm)으로 만들어 주는 회로로 많이 사용된다.
상기 도 1에서 A영역과 B영역으로 구분되어 나타나게 된다.
여기서, 트랜지스터 선형성에 관련된 계수는 트랜스컨덕터의 2차 미분계수인 gm''이며 주 사용 영역인 A영역에서 gm''값이 양의 값을 보이게 되고 이렇게 양의 값으로 인해 회로의 선형성이 낮아지게 된다.
도 2는 기존의 공통 드레인 회로의 트랜스컨덕터의 2차 미분계수를 도시한 그림이다.
기존의 공통 드레인 회로는 입력 임피던스가 크고 출력 저항이 작아 일반적으로 버퍼 회로로 많이 사용된다.
상기 도 2에서 A영역과 B영역으로 구분되어 나타나게 된다.
여기서, 트랜지스터 선형성에 관련된 계수는 트랜스컨덕터의 2차 미분계수인 gm''이며 주 사용 영역인 A영역에서 gm''값이 음의 값을 보이게 되고 이렇게 음의 값으로 인해 회로의 선형성이 낮아지게 된다.
또한, 기존의 공통 드레인 회로의 선현성은 다음 식2로 표현된다.
Figure 112004040444644-PAT00001
여기서,
Figure 112004040444644-PAT00002
여기서, 상기 식 2에서 보듯 부하 임피던스 값이 클수록 피드백이 많이 되어 선형성이 증가되지만, 고주파 회로와 같은 경우 부하 임피던스를 크게 하기 어렵기 때문에 선형성을 확보하기 어렵다.
상기 문제점을 해결하기 위한 본 발명의 목적은 트랜스컨덕턴스의 이차 미분 계수인 gm''을 최소화하는 능동 회로를 제공하는 데 있다.
본 발명의 다른 목적은, gm''을 최소화하여 증폭회로의 선형성을 높일 수 있는 능동 회로를 제공하는 데 있다.
본 발명에 따른 능동 회로는 입력 신호에 대하여 출력 신호가 드레인 단자로 출력되는 공통 게이트 회로로 구성되는 주 회로부와, 상기 주 회로부의 선형성을 보조하기 위해 공통 게이트 회로로 구성되는 보조 회로부와, 상기 주 회로부 및 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와, 상기 주 회로부 및 보조 회로부의 출력단에 연결되는 부하단을 포함하고, 상기 주 회로부 및 보조 회로부의 출력단은 커플 되는 것을 특징으로 하여 이루어진다.
또한, 본 발명에 따른 능동 회로는 입력 신호에 대하여 버퍼로 사용되는 공통 드레인 회로로 구성된 주 회로부와, 상기 주 회로부의 선형성을 보조하기 위한 공통 드레인 회로로 구성된 보조 회로부와, 상기 주 회로부 및 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와, 상기 주 회로부 및 보조 회로부 각각에 전원 전압이 인가되는 전원단과, 상기 주 회로부 및 보조 회로부의 출력단이 서로 커플 되는 것을 특징으로 하여 이루어진다.
또한, 본 발명에 따른 능동 회로는 입력 신호에 대하여 동위상 출력 신호가 출력되는 공통 게이트 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개 선하기 위해 공통 게이트 회로로 구성되는 보조 회로부를 포함하는 제1 회로부와, 상기 제1 회로부와 180도 위상차로 출력 신호가 출력되는 공통 소오스 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 소오스 회로로 구성되는 보조 회로부를 포함하는 제2 회로부와 상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와, 상기 제1 회로부 및 제2 회로부 각각에 연결되는 부하단를 포함하고, 상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각에는 동일 입력 신호가 인가되며, 제1 회로부와 제2 회로부가 차동쌍을 이루는 것을 특징으로 하여 이루어진다.
또한, 공통 게이트 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 게이트 회로로 구성되는 보조 회로부를 포함하는 제1 회로부와, 차동 동작을 위한 공통 게이트 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 게이트 회로로 구성되는 보조 회로부를 포함하는 제2 회로부와, 상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와, 상기 제1 회로부 및 제2 회로부 각각에 연결되는 부하단를 포함하고, 상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각에는 입력 신호가 각각 인가되며, 제1 회로부와 제2 회로부가 차동쌍을 이루는 것을 특징으로 하여 이루어진다.
또한, 공통 드레인 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 드레인 회로로 구성되는 보조 회로부를 포함하는 제1 회로부와, 상기 제1 회로부와 차동 동작하기 위한 공통 드레인 회로로 구성되는 주 회로 부와 상기 주 회로부의 선형성을 개선하기 위해 공통 드레인 회로로 구성되는 보조 회로부를 포함하는 제2 회로부와, 상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와, 상기 제1 회로부 및 제2 회로부 각각에 연결되는 전원전압을 포함하고, 상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각에는 입력 신호가 각각 인가되며, 제1 회로부와 제2 회로부가 차동쌍을 이루는 것을 특징으로 하여 이루어 진다.
이하, 본 발명에 따른 선형성이 향상된 능동 회로를 첨부한 도면을 참조하여 상세히 설명한다.
도 3a는 본 발명의 일실시에 따른 공통 게이트 회로도 이다.
도시한 바와 같이, 도 3a에서 공통 게이트 회로는 주 회로부(301)와 보조 회로부(302)로 구성된다.
상기 주 회로부(301)는 폭함수가 W1인 제1 트랜지스터(M31)와 캐패시터(C31)를 포함하는 공통 게이트 회로로 구성된다.
상기 주 회로부(301)의 제1 트랜지스터(M31)의 소오스에는 입력 신호가 입력되며, 상기 제1 트랜지스터(M31)의 게이트에는 제1 바이어스가 인가된다.
또한, 상기 보조 회로부(302)는 폭함수가 W2인 제2 트랜지스터(M32)와 캐패시터(C32)를 포함하는 공통 게이트 회로로 구성된다.
상기 보조 회로부(302)의 제2 트랜지스터(M32)의 소오스에는 입력 신호가 입력되며, 제2 트랜지스터(M32)의 게이트에는 제2 바이어스가 인가된다.
상기 제1 및 제2 트랜지스터(M31, M32) 각각의 드레인은 부하 임피던스와 연 결된다.
상기 제1 및 제2 트랜지스터(M31, M32) 각각의 소오스는 커플 되어 병렬로 구성되며, 부하 임피던스는 출력단을 형성하게 된다.
여기서, 제1 및 제2 트랜지스터(M31, M32)는 폭함수(W1 내지 W2)는 서로 다른 것이 바람직하며, 제1 바이어스와 제2 바이어스는 다른 값을 갖는 것이 바람직하다.
상기 주 회로부(301)는 gm'' 값이 양의 값을 지니게 되어 회로의 선형성이 낮아지기 때문에 gm''의 값을 작게 하기 위하여 또 다른 트랜지스터의 음의 영역을 사용하여 gm''을 상쇄시킨다.
이때 다른 트랜지스터의 음의 영역을 사용하기 위하여 적절한 오프셋 바이어스 값과 트랜지스터 폭함수를 조절한다.
즉, 주 회로부(301)의 트랜지스터 gm''을 상쇄시키기 위하여 적절한 오프셋 바이어스와 트랜지스터 폭함수를 갖는 보조 회로부(302)를 추가하는 것이다.
여기서, 보조 트랜지스터는 weak inversion 영역에 바이어스 되어 있으므로 추가적인 전력 소모가 미비하다.
즉, 주 회로부(301)의 제1 트랜지스터(M31)와 보조 회로부(302)의 제2 트랜지스터(M32)의 제1 및 제2 바이어스(I31, I32)와 폭함수를 각각 달리하여 gm''를 상쇄 시킬 수 있다.
또한, 보조 회로부(302)는 복수개 구성하는 것으로서 본 발명의 기술적 사상을 달성시킬 수 있도록 구현하는 것도 가능하다.
도 3b는 본 발명의 다른 실시예에 따른 공통 게이트 회로도 이다.
도시된 바와 같이, 본 발명의 일실시예에 따른 공통 게이트 회로는 주 회로부(303)와 보조 회로부(304)로 구성된다.
상기 주 회로부(303)는 폭함수가 W1인 제1 트랜지스터(M33)와 캐패시터(C33)를 포함하는 공통 게이트 회로로 구성된다.
상기 주 회로부(303)의 제1 트랜지스터(M33)의 소오스와 전류원(I31)의 일단이 연결되며, 상기 제1 트랜지스터(M33)의 게이트에는 제1 바이어스가 인가된다.
또한, 상기 보조 회로부(302)는 폭함수가 W2인 제2 트랜지스터(M34)와 캐패시터(C34)를 포함하는 공통 게이트 회로로 구성된다.
상기 보조 회로부(302)의 제2 트랜지스터(M34)의 소오스와 전류원(I32)의 일단이 연결되며, 상기 제2 트랜지스터(M34)의 게이트에는 제2 바이어스가 인가된다.
상기 제1 및 제2 트랜지스터(M33, M34) 각각의 소오스는 커플 되어 병렬로 구성되며, 드레인은 부하 임피던스와 출력단을 형성하게 된다.
상기 제1 및 제2 트랜지스터(M33, M34) 각각의 소오스에는 제1 정전류원(I31) 및 제2 정전류원(I32)이 인가된다.
여기서, 제1 및 제2 트랜지스터(M33, M34)는 폭함수(W1 내지 W2)가 서로 다른 것이 바람직하며, 제1 정전류원(I31)과 제2 정전류원(I32)은 다른 값을 갖는 것이 바람직하다.
도 3c는 본 발명의 또 다른 실시예에 따른 공통 게이트 회로도 이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 공통 게이트 회로는 주 회 로부(305)와 보조 회로부(306)로 구성된다.
상기 주 회로부(305)는 폭함수가 W1인 제1 트랜지스터(M35)로 공통 게이트 회로를 구성한다.
상기 제1 트랜지스터(M35)의 소오스와 신호 입력단과 함께 접속되어 주 회로(305)를 구성한다.
상기 제1 트랜지스터(M35)의 게이트에는 제1 바이어스(Bias1)가 인가된다.
또한, 상기 보조 회로부(306)는 폭함수가 W2인 제2 트랜지스터(M36)로 공통 게이트 회로를 구성한다.
상기 제2 트랜지스터(M36) 소오스와 신호 입력단과 함께 접속되어 보조 회로(306)를 구성한다.
상기 제2 트랜지스터(M36)의 게이트에는 제2 바이어스(Bias2)가 인가된다.
상기 제1 및 제2 트랜지스터(M35, M36) 각각의 드레인은 부하 임피던스와 출력단을 구성한다.
여기서, 각각의 제1 및 제2 트랜지스터(M35, M36)는 폭함수(W1 내지 W2) 및 바이어스(Bias1 내지 Bias2)가 서로 다르게 설정하는 것이 바람직하다.
도 4는 본 발명에 따른 공통 게이트 회로와 기존의 공통 게이트 회로간의 IIP3의 시뮬레이션 결과도 이다.
도시된 바와 같이, IIP3 시뮬레이션 결과를 보면 본 발명에 따른 선형성이 향상된 공통 게이트 회로와 기존의 공통 게이트 회로의 IIP3 보다 10dB정도 향상된 것을 볼 수 있다.
도 5a는 본 발명의 일실시에 따른 공통 드레인 회로도 이다.
도시된 바와 같이, 본 발명의 공통 드레인 회로는 주 회로부(501)와 보조 회로부(502)로 구성된다.
상기 주 회로부(501)는 폭함수가 W1인 제1 트랜지스터(M51)를 포함하며 공통 드레인 회로로 구성된다.
상기 주 회로부(501)의 공통 드레인 회로의 제1 트랜지스터(M51)의 소오스와 바이어싱 회로는 서로 접속되어 공통 드레인 주 회로(501)를 구성하며, 제1 트랜지스터(M51)의 게이트에는 입력 신호가 인가된다.
또한, 상기 보조 회로부(502)는 폭함수가 W2인 제2 트랜지스터(M52)를 포함하며 공통 드레인 회로로 구성된다.
상기 보조 회로부(502)의 공통 드레인 회로의 제2 트랜지스터(M52)의 소오스와 바이어싱 회로는 서로 접속되어 공통 드레인 보조 회로(502)를 구성하며, 제2 트랜지스터(M52)의 게이트에는 입력 신호가 인가된다.
상기 제1 및 제2 트랜지스터(M51, M52) 각각의 게이트는 서로 커플 되어 병렬로 구성되며, 입력신호(IN)가 입력된다.
상기 제1 및 제2 트랜지스터(M51, M52) 각각의 소오스는 서로 커플 되어 출력단을 형성하게 된다.
여기서, 각각의 트랜지스터(M51 내지 M52)는 폭함수(W1 내지 W2)가 서로 다르게 구성하는 것이 바람직하다.
상기 주 회로부(501)의 사용영역은 gm'' 값이 음의 값을 지니게 되어 회로의 선형성이 낮아지기에 gm''의 값을 작게 하기 위하여 또 다른 트랜지스터의 양의 영역을 사용하여 gm''을 상쇄시킨다.
이때 다른 트랜지스터의 양의 영역을 사용하기 위하여 적절한 오프셋 바이어스 값과 트랜지스터 폭함수를 조절한다.
즉, 주 회로부(501)의 트랜지스터 gm''을 상쇄시키기 위하여 적절한 오프셋 바이어스와 트랜지스터 폭함수를 갖는 보조 회로부(502)를 추가하는 것이다.
주 회로부(501)의 제1 트랜지스터(M51)와 보조 회로부(502)의 제2 트랜지스터(M52)의 제1 및 제2 정전류원(I51, I52)과 폭함수를 각각 다르게 인가하여 gm''를 상쇄 시킬 수 있다.
또한, 보조 회로부(502)는 복수개 구성하는 것으로서 본 발명의 기술적 사상을 달성시킬 수 있도록 구현하는 것도 가능하다.
도 5b는 본 발명의 다른 실시예에 따른 공통 드레인 회로도 이다.
도시된 바와 같이, 본 발명의 공통 드레인의 일실시예에 따른 공통 드레인 회로는 주 회로부(503)와 보조 회로부(504)로 구성된다.
상기 주 회로부(503)는 폭함수가 W1인 제1 트랜지스터(M53)를 포함하며 공통 드레인 회로로 구성된다.
상기 공통 드레인 회로의 제1 트랜지스터(M53)의 소오스와 제1 정전류원(I51)의 일단이 접속되어 공통 드레인의 주 회로(501)를 구성하며, 제1 트랜지스터(M51)의 게이트에는 입력 신호가 인가된다.
또한, 상기 보조 회로부(504)는 폭함수가 W2인 제2 트랜지스터(M54)를 포함 하며 공통 드레인 회로로 구성된다.
상기 보조 회로부(504)의 공통 드레인 회로의 제2 트랜지스터(M54)의 소오스와 제2 정전류원(I52)의 일단이 접속되어 공통 드레인 보조 회로(504)를 구성하며, 상기 트랜지스터(M54)의 게이트에는 입력 신호가 인가된다.
상기 제1 및 제2 트랜지스터(M53, M54) 각각의 게이트는 서로 커플되어 병렬로 구성되며, 입력신호(IN)가 입력된다.
상기 제1 및 제2 트랜지스터(M53, M54) 각각의 소오스는 서로 커플 되어 출력단을 형성하게 된다.
여기서, 각각의 트랜지스터(M53 내지 M54)는 폭함수(W1 내지 W2)가 서로 다르게 구성하는 것이 바람직하다.
도 5c는 본 발명의 또 다른 실시예에 따른 공통 드레인 회로도 이다.
도시된 바와 같이, 본 발명의 공통 드레인의 다른 실시예에 따른 공통 드레인 회로는 주 회로부(505)와 보조 회로부(506)로 구성된다.
상기 주 회로부(505)는 폭함수가 W1인 제1 트랜지스터(M55)로 공통 드레인 회로를 구성한다.
상기 공통 드레인 회로의 제1 트랜지스터(M55)의 게이트에 제1 바이어스를 인가하여 공통 드레인 주 회로(505)를 구성한다.
또한, 상기 보조 회로부(506)는 폭함수가 W2인 제2 트랜지스터(M56)로 공통 드레인 회로를 구성한다.
상기 보조 회로부(506)의 공통 드레인 회로의 제2 트랜지스터(M56)의 게이트 에 제2 바이어스를 인가하여 공통 드레인 보조 회로(506)를 구성한다.
상기 제1 및 제2 트랜지스터(M55, M56) 각각의 소오스는 서로 커플 되어 병렬로 구성되어 출력단을 형성된다.
여기서, 상기 제1 및 제2 트랜지스터(M55 내지 M56) 각각의 폭함수(W1 내지 W2)는 다르게 구현하는 것이 바람직하다.
도 6은 본 발명에 따른 선형성이 향상된 공통 드레인 회로의 시뮬레이션 결과도 이다.
도시된 바와 같이, IIP3 시뮬레이션 결과를 보면 본 발명에 따른 선형성이 향상된 공통 드레인 회로와 기존의 공통 드레인 회로의 IIP3 보다 10dB정도 향상된 것을 볼 수 있다.
즉, 본 발명에 따른 보조 회로부를 추가하여 도 2에서 B영역을 감소시켜 선형성을 증가 하였다.
도 7은 본 발명에 따른 공통 게이트 회로와 공통 소오스 회로를 이용한 단일입력 차동 출력 회로도 이다.
싱글 엔디드(single ended) 입력 신호를 차동(differential)으로 변경해 주는 회로는 여러 방법으로 구현될 수 있다.
그 중에 능동 소자를 이용한 방법이 공통 게이트 회로와 공통 소오스 회로를 이용하는 것이다.
여기서, 공통 게이트 회로는 입력 위상과 같은 위상의 신호를 출력하고 공통 소오스 회로는 입력 위상과 반대되는 신호를 출력 한다.
상기와 같은 이유로 상기 회로를 적절히 이용하여 싱글 엔디드 입력을 180도 위상차가 나도록 두 신호를 변경시켜 싱글 입력을 차동(single to differential)으로 변환하여 신호를 출력 한다.
도 7에 도시된 본 발명에 따른 일실시예는 상기와 같은 회로에서 선형성을 개선하기 위하여 공통 게이트 회로와 공통 소오스 회로에 각각 gm''을 상쇄 시키는 보조 회로부를 추가한 것이다.
도시된 바와 같이, 본 발명의 일실시예에 따른 단일 입력 차동 출력 회로는 제1 회로부(701)와 제2 회로부(702)로 구성된다.
제1 회로부(701)는 폭함수가 W1인 제1 트랜지스터(M71)와 폭함수가 W2인 제2 트랜지스터(M72)를 포함하는 공통 게이트 회로로 구성된 주 회로부(703)과 보조 회로부(704)로 구성된다.
상기 제1 회로부(701)의 주 회로부(703)와 보조 회로부(704)의 제1 및 제2 트랜지스트(M71, M72)는 게이트 단자에 연결된 제1 및 제2 바이어스(Bias1, Bias2)에 의해 바이어싱되어, 트랜스컨턱턴스의 미분 2차계수 값을 줄임으로써 선형성을 향상시키게 된다.
제 2 회로부(702)는 폭함수가 W3인 제3 트랜지스터(M73)와 폭함수가 W4인 제4 트랜지스터(M74)를 포함하는 공통 소오스 회로로 구성된 주 회로부(705)와 보조 회로부(706)로 구성된다.
제1 회로부(701)의 주 회로부(703)와 보조 회로부(704)의 제1 및 제2 트랜지스트(M71, M72)는 소오스 단자에 연결된 바이어싱 회로와 연결되며, 제2 회로부 (702)의 주 회로부(705)와 보조 회로부(706)의 제3 및 제4 트랜지스트(M73, M74)는 게이트 단자에 연결된 제1 및 제2 바이어스(Bias1, Bias2)에 의해 바이어싱되어, 트랜스컨턱턴스의 미분 2차계수 값을 줄임으로써 선형성을 향상시키게 된다.
여기서. 공통 게이트 회로의 출력 전류 및 입력 전압과의 관계식은 식 2와 같고 공통 소오스 회로의 입력 전압과 출력 전류간의 관계는 식 3을 만족한다.
Figure 112004040444644-PAT00003
Figure 112004040444644-PAT00004
차동 출력의 관계식은 상기 식 2과 식 3을 이용하여 두 식의 차로 구할 수 있고 다음과 같다.
Figure 112004040444644-PAT00005
상기 식 4에서 알 수 있듯이, 짝수 지수의 하모닉(harmonic)은 사라지게 되어 짝수 지수의 선형성은 향상되지만 홀수 지수의 하모닉은 여전히 남아 있고 gm''이 IIP3에 많은 영향을 준다.
여기서, 공통 게이트 회로와 공통 소오스 회로 각각에 gm''을 상쇄시킨 회로를 사용하여 전체적인 IIP3을 향상시킬 수 있게 한다.
상기 제1 회로부(701)에서의 출력은 입력 신호와 동상으로 출력 신호가 출력되며, 상기 제2 회로부(702)에서 출력은 입력 신호와 위상차가 180도 차이로 출력 신호가 출력된다.
제1 회로부(701)는 본 발명에 따른 공통 게이트 회로를 이용하여 주 회로부(703)에 특성이 다른 보조 회로부(704)를 연결하여 회로의 공통 게이트 회로의 선형성을 증가 시키며, 제2 회로부(702)도 마찬가지로 공통 소오스 회로의 선형성을 향상시키기 위한 방법으로 보조 회로부(706)를 구성하며, 이렇게 트랜지스터를 구성하는 것을 MGTR(Multiple Gated Transistor)이라 한다.
여기서, MGTR에 대한 설명은 "A New Linearization Technique for MOSFET RF Amplifier Using Multiple Gated Transistors," IEEE Microwave and Guided Wave Letters, vol.10, no.9, pp.371-373, 2000."의 논문에 개시되어 있으며, 이는 본 출원의 발명자가 위 논문에 게재한 것이다.
결국, 공통 게이트 회로로 구성된 제1 회로부(701)와 공통 소오스로 구성된 제2 회로부(702)를 서로 연결하고, 각각의 회로부에서 선형성이 향상된 회로를 구성함으로써 차동 회로는 선형성이 증가될 수 있게 된다.
또한, 도 7에 도시된 차동 회로에서, 각각의 제1 회로부와 제2 회로부의 보조 회로부는 복수개로 구성하여 본 발명의 기술적 사상을 구현하는 것도 가능하다.
도 8a는 본 발명에 따른 공통 게이트 회로를 이용한 차동 회로도 이다.
도시된 바와 같이, 본 발명에 따른 공통 게이트 회로를 이용한 차동 회로는 제1 회로부(801)와 제2 회로부(802)로 구성된다.
제1 회로부(801)는 제1 트랜지스터(M81)와 제2 트랜지스터(M82)를 포함하는 공통 게이트 회로로 구성된 주 회로부와 보조 회로부로 구성된다.
제2 회로부(802)는 제3 트랜지스터(M83)와 제4 트랜지스터(M84)를 포함하는 공통 게이트 회로로 구성된 주 회로부와 보조 회로부로 구성된다.
각각 제1 회로부(801) 및 제2 회로부(802)에 대한 구성과 설명은 앞서 설명된 주 회로부와 보조 회로부를 갖는 공통 게이트에 대해 이미 설명되어 이하에서는 생략한다.
제1 회로부(801)와 제2 회로부(802)의 드레인은 서로 부하단과 연결되어 각각 서로 다른 출력단을 구성하고, 제1 회로부(801)와 제2 회로부(802)의 소오스는 입력단과 함께 바이어스부와 연결된다.
제1 회로부(801)와 제2 회로부(802)는 서로 다른 입력을 받아 차동 출력하는 차동 회로를 구성하게 된다.
도 8b는 본 발명에 따른 공통 드레인 회로를 이용한 차동 회로도 이다.
도시된 바와 같이, 본 발명에 따른 공통 드레인 회로를 이용한 차동 회로는 제1 회로부(901)와 제2 회로부(902)를 가지며, 제1 회로부(901)는 제1 트랜지스터(M91)와 제2 트랜지스터(M92)를 포함하는 공통 드레인 회로로 구성된 주 회로부와 보조 회로부로 구성하며, 제2 회로부(902)는 제3 트랜지스터(M93)와 제4 트랜지스터(M94)를 포함하는 공통 드레인 회로로 구성된 주 회로부와 보조 회로부로 구성된 다.
각각 제1 회로부 및 제2 회로부에 대한 구성과 설명은 이미 설명되었으므로 이하에서는 생략한다.
제1 회로부(901)와 제2 회로부(902)의 드레인은 서로 전원 전압과 연결되고, 제1 회로부(901)와 제2 회로부(902)의 게이트는 서로 다른 입력 전압이 인가되고, 제1 회로부(901)와 제2 회로부(902)의 소오스는 각각 서로 다른 출력단과 함께 바이어스부와 연결된다.
제1 회로부(901)와 제2 회로부(902)는 서로 다른 입력을 받아 차동 출력하는 차동 회로를 구성하게 된다.
본 발명에 의하면, 트랜스컨덕턴스의 이차 미분 계수인 gm''을 최소화하는 능동 회로를 제공하는 것이 가능하게 된다.
또한, gm''을 최소화하여 증폭회로의 선형성을 높일 수 있는 능동 회로를 제공하는 것이 가능하게 된다.
또한, 주 회로부와 보조 회로부로 구성된 2개의 회로부에 대한 차동 회로를 구성하여 선형성 개선이 가능하게 된다.

Claims (15)

  1. 입력 신호에 대하여 출력 신호가 드레인 단자로 출력되는 공통 게이트 회로로 구성되는 주 회로부와,
    상기 주 회로부의 선형성을 보조하기 위해 공통 게이트 회로로 구성되는 보조 회로부와,
    상기 주 회로부 및 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와, 상기 주 회로부 및 보조 회로부의 출력단에 연결되는 부하단을 포함하고, 상기 주 회로부 및 보조 회로부의 출력단은 커플되는 것을 특징으로 하는 선형성이 향상된 공통 게이트 회로.
  2. 제1항에 있어서,
    상기 주 회로부는,
    드레인, 게이트 및 소오스 단자를 갖는 제1 트랜지스터를 구비하며, 상기 제1 트랜지스터의 소오스 단자에 제1 전류원과 입력 신호가 인가되고, 게이트 단자에 바이어스가 인가되고, 드레인 단자는 출력단을 구성하며,
    상기 보조 회로부는,
    드레인, 게이트 및 소오스 단자를 갖는 제2 트랜지스터를 구비하며, 상기 제2 트랜지스터의 소오스 단자에 제2 전류원과 입력 신호가 인가되고, 게이트 단자에 바이어스가 인가되고, 드레인 단자는 출력단을 구성하며,
    상기 제1 및 제2 트랜지스터 각각의 게이트 단자는 커플되고, 제1 및 제2 트랜지스터 각각의 드레인 단자는 커플되는 것을 특징으로 하는 선형성이 향상된 공통 게이트 회로.
  3. 제1항에 있어서,
    상기 주 회로부는,
    드레인, 게이트 및 소오스 단자를 갖는 제1 트랜지스터를 구비하며, 상기 제1 트랜지스터의 소오스 단자에 입력 신호가 인가되고, 게이트 단자에 제1 바이어스가 인가되고, 드레인 단자는 출력단을 구성하며,
    상기 보조 회로부는,
    드레인, 게이트 및 소오스 단자를 갖는 제2 트랜지스터를 구비하며, 상기 제2 트랜지스터의 소오스 단자에 입력 신호가 인가되고, 게이트 단자에 제2 바이어스가 인가되고, 드레인 단자는 출력단을 구성하며,
    상기 제1 및 제2 트랜지스터 각각의 소오스 단자는 커플되고, 제1 및 제2 트랜지스터 각각의 드레인 단자는 커플되는 것을 특징으로 하는 선형성이 향상된 공통 게이트 회로.
  4. 제1항에 있어서,
    상기 보조 회로부는 보조 회로부와 동일한 구성을 갖는 하나 이상의 서브 보조 회로부들이 병렬적으로 구성되는 것을 특징으로 하는 선형성이 향상된 공통 게 이트 회로.
  5. 입력 신호에 대하여 버퍼로 사용되는 공통 드레인 회로로 구성된 주 회로부와,
    상기 주 회로부의 선형성을 보조하기 위한 공통 드레인 회로로 구성된 보조 회로부와,
    상기 주 회로부 및 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와,
    상기 주 회로부 및 보조 회로부 각각에 전원 전압이 인가되는 전원단과,
    상기 주 회로부 및 보조 회로부의 출력단이 서로 커플되는 것을 특징으로 하는 선형성이 향상된 공통 드레인 회로.
  6. 제5항에 있어서,
    상기 주 회로부는,
    드레인, 게이트 및 소오스 단자를 갖는 제1 트랜지스터를 구비하며, 상기 제1 트랜지스터의 소오스 단자에는 제1 전류원이 인가되며 출력단이 형성되고, 게이트 단자에는 입력 신호가 입력되고, 드레인 단자에는 전원 전압이 인가되며,
    상기 보조 회로부는,
    드레인, 게이트 및 소오스 단자를 갖는 제2 트랜지스터를 구비하며, 상기 제2 트랜지스터의 소오스 단자에는 제2 전류원이 인가되며 출력단이 형성되고, 게이트 단자에는 입력 신호가 입력되고, 드레인 단자에는 전원 전압이 인가되며,
    상기 제1 및 제2 트랜지스터 각각의 소오스 단자는 커플되고, 제1 및 제2 트랜지스터 각각의 게이트 단자는 커플되는 것을 특징으로 하는 선형성이 향상된 공통 드레인 회로.
  7. 제5항에 있어서,
    상기 주 회로부는,
    드레인, 게이트 및 소오스 단자를 갖는 제1 트랜지스터를 구비하며, 상기 제1 트랜지스터의 드레인 단자에는 전원 전압이 인가되고, 소오스 단자에는 출력단이 형성되고, 게이트 단자에는 입력 신호와 제1 바이어스가 입력되며,
    상기 보조 회로부는,
    드레인, 게이트 및 소오스 단자를 갖는 제2 트랜지스터를 구비하며, 상기 제2 트랜지스터의 드레인 단자에는 전원 전압이 인가되고, 소오스 단자는 출력단이 형성되고, 게이트 단자에는 입력 신호와 제2 바이어스가 입력되며,
    상기 제1 및 제2 트랜지스터 각각의 소오스 단자는 커플되고, 제1 및 제2 트랜지스터 각각의 게이트 단자에는 동일 입력 신호가 입력되는 것을 특징으로 하는 선형성이 향상된 공통 드레인 회로.
  8. 제5항에 있어서,
    상기 보조 회로부는 보조 회로부와 동일한 구성을 갖는 하나 이상의 서브 보조 회로부들이 병렬적으로 구성되는 것을 특징으로 하는 선형성이 향상된 공통 드 레인 회로.
  9. 입력 신호에 대하여 동위상 출력 신호가 출력되는 공통 게이트 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 게이트 회로로 구성되는 보조 회로부를 포함하는 제1 회로부와,
    상기 제1 회로부와 180도 위상차로 출력 신호가 출력되는 공통 소오스 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 소오스 회로로 구성되는 보조 회로부를 포함하는 제2 회로부와,
    상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와,
    상기 제1 회로부 및 제2 회로부 각각에 연결되는 부하단를 포함하고,
    상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각에는 동일 입력 신호가 인가되며, 제1 회로부와 제2 회로부가 차동쌍을 이루는 것을 특징으로 하는 선형성이 향상된 단일 입력 차동 출력 회로.
  10. 제9항에 있어서,
    상기 제1 회로부의 주 회로부는 드레인, 게이트 및 소오스 단자를 갖는 제1 트랜지스터를 포함하고, 보조 회로부는 드레인, 게이트 및 소오스 단자를 갖는 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터 각각의 드레인 단자는 커플되어 출력단을 형성하며, 각각의 소오스 단자에는 각각 제1 정전류원과 제2 정전류원 이 인가되며 동일 입력신호가 인가되고, 각각의 게이트 단자에는 공통 정전압원이 인가되고,
    상기 제2 회로부의 주 회로부는 드레인, 게이트 및 소오스 단자를 갖는 제3 트랜지스터를 포함하고, 보조 회로부는 드레인, 게이트 및 소오스 단자를 갖는 제4 트랜지스터를 포함하며, 상기 제3 및 제4 트랜지스터 각각의 드레인 단자는 커플되어 출력단을 형성하며, 각각의 게이트 단자에는 동일 입력신호가 인가되며 제1 바이어스와 제2 바이어스가 각각 인가되고, 각각의 소오스 단자에는 감쇠 임피던스가 연결되는 것을 특징으로 하는 선형성이 향상된 단일 입력 차동 출력 회로.
  11. 제9항에 있어서,
    상기 제1 회로부의 주 회로부는 드레인, 게이트 및 소오스 단자를 갖는 제1 트랜지스터를 포함하고, 보조 회로부는 드레인, 게이트 및 소오스 단자를 갖는 제2 트랜지스터를 포함하며, 상기 제1 및 제2 트랜지스터 각각의 드레인 단자는 커플되어 출력단을 형성하며, 각각의 소오스 단자에는 동일 입력 신호가 인가되고, 각각의 게이트 단자에는 제1 바이어스 및 제2 바이어스가 인가되고,
    상기 제2 회로부의 주 회로부는 드레인, 게이트 및 소오스 단자를 갖는 제3 트랜지스터를 포함하고, 보조 회로부는 드레인, 게이트 및 소오스 단자를 갖는 제4 트랜지스터를 포함하며, 상기 제3 및 제4 트랜지스터 각각의 드레인 단자는 커플되어 출력단을 형성하며, 각각의 게이트 단자에는 동일 입력신호가 인가되며 제1 바이어스와 제2 바이어스가 각각 인가되고, 각각의 소오스 단자에는 감쇠 임피던스가 연결되는 것을 특징으로 하는 선형성이 향상된 단일 입력 차동 출력 회로.
  12. 공통 게이트 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 게이트 회로로 구성되는 보조 회로부를 포함하는 제1 회로부와,
    차동 동작을 위한 공통 게이트 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 게이트 회로로 구성되는 보조 회로부를 포함하는 제2 회로부와,
    상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와,
    상기 제1 회로부 및 제2 회로부 각각에 연결되는 부하단를 포함하고,
    상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각에는 입력 신호가 각각 인가되며, 제1 회로부와 제2 회로부가 차동쌍을 이루는 것을 특징으로 하는 선형성이 향상된 차동 회로.
  13. 제12항에 있어서,
    상기 바이어싱부는 상기 제1 회로부 각각의 주 회로부와 보조 회로부를 바이어싱하는 제1 및 제2 정전류원과, 상기 제2 회로부 각각의 주 회로부와 보조 회로부를 바이어싱하는 제3 및 제4 정전류원으로 구성되는 것을 특징으로 하는 선형성이 향상된 차동 회로.
  14. 공통 드레인 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 드레인 회로로 구성되는 보조 회로부를 포함하는 제1 회로부와,
    상기 제1 회로부와 차동 동작하기 위한 공통 드레인 회로로 구성되는 주 회로부와 상기 주 회로부의 선형성을 개선하기 위해 공통 드레인 회로로 구성되는 보조 회로부를 포함하는 제2 회로부와,
    상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각을 바이어싱하기 위한 바이어싱부와,
    상기 제1 회로부 및 제2 회로부 각각에 연결되는 전원전압을 포함하고,
    상기 제1 및 제2 회로부의 주 회로부와 보조 회로부 각각에는 입력 신호가 각각 인가되며, 제1 회로부와 제2 회로부가 차동쌍을 이루는 것을 특징으로 하는 선형성이 향상된 차동 회로.
  15. 제14항에 있어서,
    상기 바이어싱부는 상기 제1 회로부 각각의 주 회로부와 보조 회로부를 바이어싱하는 제1 및 제2 정전류원과, 상기 제2 회로부 각각의 주 회로부와 보조 회로부를 바이어싱하는 제3 및 제4 정전류원으로 구성되는 것을 특징으로 하는 선형성이 향상된 차동 회로.
KR1020040071149A 2004-09-07 2004-09-07 멀티플 게이트드 트랜지스터를 이용하여 선형성을 개선한능동 회로 KR100704926B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020040071149A KR100704926B1 (ko) 2004-09-07 2004-09-07 멀티플 게이트드 트랜지스터를 이용하여 선형성을 개선한능동 회로
US11/178,481 US7400198B2 (en) 2004-09-07 2005-07-12 Active circuit having improved linearity using multiple gated transistor
EP05108170A EP1633041A3 (en) 2004-09-07 2005-09-06 Active circuit having improved linearity using common gate transistors
JP2005257601A JP4300208B2 (ja) 2004-09-07 2005-09-06 マルチプルゲートトランジスターを利用して線形性を改善した能動回路
CNB2005100983117A CN100561862C (zh) 2004-09-07 2005-09-07 使用多个选通晶体管的具有改进线性的有源电路
US12/146,299 US7525386B2 (en) 2004-09-07 2008-06-25 Active circuit having improved linearity using multiple gated transistor
US12/146,308 US7586375B2 (en) 2004-09-07 2008-06-25 Active circuit having improved linearity using multiple gated transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040071149A KR100704926B1 (ko) 2004-09-07 2004-09-07 멀티플 게이트드 트랜지스터를 이용하여 선형성을 개선한능동 회로

Publications (2)

Publication Number Publication Date
KR20060022353A true KR20060022353A (ko) 2006-03-10
KR100704926B1 KR100704926B1 (ko) 2007-04-10

Family

ID=36160204

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040071149A KR100704926B1 (ko) 2004-09-07 2004-09-07 멀티플 게이트드 트랜지스터를 이용하여 선형성을 개선한능동 회로

Country Status (5)

Country Link
US (3) US7400198B2 (ko)
EP (1) EP1633041A3 (ko)
JP (1) JP4300208B2 (ko)
KR (1) KR100704926B1 (ko)
CN (1) CN100561862C (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4717735B2 (ja) * 2006-07-04 2011-07-06 シャープ株式会社 電圧−電流変換回路並びにその設計方法および設計システム
US8035447B2 (en) * 2007-08-21 2011-10-11 Qualcomm, Incorporated Active circuits with load linearization
EP2040299A1 (en) * 2007-09-12 2009-03-25 Forschungsverbund Berlin e.V. Electrical devices having improved transfer characteristics and method for tailoring the transfer characteristics of such an electrical device
US7804328B2 (en) * 2008-06-23 2010-09-28 Texas Instruments Incorporated Source/emitter follower buffer driving a switching load and having improved linearity
TWI375398B (en) * 2009-03-27 2012-10-21 Ind Tech Res Inst Amplifier circuit and the controlling method thereof
EP2506425B1 (en) 2011-04-01 2013-12-25 Nxp B.V. Source or emitter follower buffer circuit and method
KR102585866B1 (ko) * 2016-06-21 2023-10-06 삼성전기주식회사 공통 게이트 증폭 회로 및 그것을 이용한 전력 증폭기
CN116317996B (zh) * 2023-05-23 2023-08-04 盈力半导体(上海)有限公司 一种误差放大器和电源转换装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US220746A (en) * 1879-10-21 Improvement in wire fences
US109026A (en) * 1870-11-08 Improvement in parlor-skates
JPS4837050A (ko) * 1971-09-13 1973-05-31
JPS61248606A (ja) * 1985-04-26 1986-11-05 Matsushita Electric Ind Co Ltd 高周波電力増幅器
EP0684698B1 (en) * 1994-05-23 1999-11-17 STMicroelectronics S.r.l. Class AB output amplifier stage
JP3306252B2 (ja) * 1994-09-19 2002-07-24 アルプス電気株式会社 ベース接地トランジスタ増幅器
KR100281647B1 (ko) * 1998-12-01 2001-02-15 정선종 능동소자 발룬을 이용한 소신호 선형성 향상을 위한 알에프 집적회로
DE19902519C2 (de) * 1999-01-22 2002-04-18 Siemens Ag Hybrid-Leistungs-MOSFET für hohe Stromtragfähigkeit
AU2001238154A1 (en) * 2000-02-15 2001-08-27 Broadcom Corporation Variable transconductance variable gain amplifier utilizing degenerated differential pair
KR100370545B1 (ko) * 2000-04-29 2003-01-29 세원텔레텍 주식회사 고주파 선형 전력 증폭기의 대전력 방식 전치 왜곡 장치
WO2002023717A2 (en) * 2000-09-11 2002-03-21 Broadcom Corporation Linear buffer
AU2002240055A1 (en) * 2001-01-25 2002-08-06 Regents Of The University Of Minnesota High linearity circuits and methods regarding same
KR100489693B1 (ko) * 2001-02-16 2005-05-17 인티그런트 테크놀로지즈(주) 선형성이 향상된 증폭 회로 및 믹서 회로
KR100394317B1 (ko) * 2001-03-22 2003-08-27 주식회사 버카나와이어리스코리아 전력 증폭기 및 그 전력 증폭기의 증폭 선형성 개선 방법
JP4751002B2 (ja) * 2001-07-11 2011-08-17 富士通株式会社 カスコード型分布増幅器
US6392486B1 (en) * 2001-08-14 2002-05-21 Xilinx, Inc. Low-noise common-gate amplifier for wireless communications
JP4273729B2 (ja) * 2002-09-18 2009-06-03 ソニー株式会社 可変利得増幅器
KR100507524B1 (ko) * 2002-12-24 2005-08-17 한국전자통신연구원 증폭기 및 증폭기에서의 비선형성 제거 방법
US6778013B1 (en) * 2003-02-21 2004-08-17 Analog Devices, Inc. Buffer amplifier structures with enhanced linearity
US6819179B2 (en) * 2003-04-16 2004-11-16 Agency For Science, Technology And Research Variable gain low noise amplifier
US7286019B2 (en) * 2005-01-07 2007-10-23 Texas Instruments Incorporated Method and system for amplifying a signal
GB2424774B (en) 2005-03-31 2009-02-25 Seiko Epson Corp Sensing circuit
US7514966B2 (en) 2005-06-02 2009-04-07 Via Technologies, Inc. Fast, low offset ground sensing comparator
US7414481B2 (en) * 2006-01-30 2008-08-19 University Of Washington Receiver with colpitts differential oscillator, colpitts quadrature oscillator, and common-gate low noise amplifier

Also Published As

Publication number Publication date
EP1633041A2 (en) 2006-03-08
EP1633041A3 (en) 2006-07-05
KR100704926B1 (ko) 2007-04-10
US20060049876A1 (en) 2006-03-09
US7586375B2 (en) 2009-09-08
CN1747323A (zh) 2006-03-15
US20080258819A1 (en) 2008-10-23
US7400198B2 (en) 2008-07-15
US20080258820A1 (en) 2008-10-23
JP4300208B2 (ja) 2009-07-22
US7525386B2 (en) 2009-04-28
CN100561862C (zh) 2009-11-18
JP2006081182A (ja) 2006-03-23

Similar Documents

Publication Publication Date Title
Toole et al. RF circuit implications of moderate inversion enhanced linear region in MOSFETs
KR100956000B1 (ko) 선형성을 개선하기 위한 차동증폭회로 및 주파수 혼합기
JP4300208B2 (ja) マルチプルゲートトランジスターを利用して線形性を改善した能動回路
US7009452B2 (en) Method and apparatus for increasing the linearity and bandwidth of an amplifier
US7323937B2 (en) Variable-gain amplifier
KR100680302B1 (ko) 선형성 및 주파수대역이 향상된 멀티플 게이티드트랜지스터를 이용한 증폭회로.
Jafarnejad et al. A linear ultra wide band low noise amplifier using pre-distortion technique
Yu et al. Distortion analysis using Volterra series and linearization technique of nano-scale bulk-driven CMOS RF amplifier
Asgari et al. Wideband 28-nm CMOS variable-gain amplifier
Seyedi et al. UWB down-conversion mixer using an IM3 cancellation modified technique for zero and low IF applications
Tarighat Ultra-low power inductorless differential LNA for WSN application
US6476692B2 (en) Distributed balanced frequency multiplier
KR20090047619A (ko) 광대역 증폭기
Shetty et al. A survey of circuit level techniques for designing ultra low power, low frequency OTA
Eskandari et al. Low power balanced balun LNA employing double noise-canceling techniques
Jiang et al. Design and analysis of a low-power highly linear mixer
Mitrea et al. A linearization technique for radio frequency CMOS Gilbert-type mixers
KR102656450B1 (ko) 2차 고조파 트랩을 갖는 증폭기
Martinez-Perez et al. Robust Design Methodology for RF LNA including Corner Analysis
US11626846B2 (en) Differential amplifier circuitry
Popa Improved Linearity CMOS Differential Amplifier with Low-Voltage Low-Power Operation
Baghini et al. A 0.7-2.7 GHz Low Power LNA with Noise Cancellation and Current-Reused Technique
Hadipour et al. Highly linear mm-wave CMOS low noise amplifier
Singh et al. Low power narrow band inductively source degenerated LNA in presence of substrate noise
CN101546987A (zh) 相反电流差分放大器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130320

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140320

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee