KR100394317B1 - 전력 증폭기 및 그 전력 증폭기의 증폭 선형성 개선 방법 - Google Patents
전력 증폭기 및 그 전력 증폭기의 증폭 선형성 개선 방법 Download PDFInfo
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Abstract
본 발명은 무선 통신 시스템의 송신단 등에 적용되어 고출력이 요구되는 전력 증폭기에 있어서 전력 소모를 줄이기 위하여 전력 제어가 가능토록 된 전력 증폭기 및 그 전력 증폭기의 증폭 선형성 개선 방법에 관한 것으로서, 상기 전력 증폭기는 복수개의 트랜지스터(31-33)의 드레인과 소오스가 각각 상호 공통 연결되어 있고, 상기 공통 드레인과 전원 전압단이 고주파 초크(L)를 매개로 연결되어 있으며, 상기 공통 드레인과 상기 고주파 초크(L)의 공통 연결점에 출력단(OUT)이 연결되어 있고, 상기 공통 소오스는 접지되어 있으며, 상기 복수개의 트랜지스터(31-33)의 게이트는 각기 캐패시터(C1-C3)를 매개로 고주파 입력단(RFIN)에 공통 연결되어 있고, 상기 각 게이트와 상기 각 캐패시터(C1-C3)의 공통 연결점은 저항(R1-R3)을 매개로 해당 바이어스 인가단(Bais A, Bias B, Bias C)에 각기 연결되어 구성된 것을 특징으로 하고, 상기 복수개의 트랜지스터의(31-33) 상호 상대적인 크기가 병렬 연결 순으로 점차 작아지도록 연결되어 있으며, 또한 상기 복수개의 트랜지스터(31-33)의 병렬 연결 순으로, 상기 해당 바이어스 인가단(Bais A, Bias B 또는 Bias C)을 통해 인가되는 바이어스 전압의 크기를, 상호 해당하는 임의의 크기 만큼 차이나도록 제어하여 상기 전력 증폭기를 구동함으로써, CMOS 공정에 의한 제조 시 기존의 고출력 전력 증폭기와 비교하여 트랜지스터 스택을 줄이도록 하고 증폭기의 선형성을 개선하는 효과가 있다.
Description
본 발명은 전력 증폭기 및 그 전력 증폭기의 증폭 선형성 개선 방법에 관한 것으로서, 보다 상세하게는 무선 통신 시스템의 송신단 등에 적용되어 고출력이 요구되는 전력 증폭기에 있어서 전력 소모를 줄이기 위하여 전력 제어가 가능토록 된 전력 증폭기 및 그 전력 증폭기의 증폭 선형성 개선 방법에 관한 것이다.
일반적으로, 무선 통신 시스템의 송신단에 구비되는 전력 증폭기는 그 출력 전력이 매우크므로, 이로 인한 전력 소모를 최소화하기 위하여 출력 전력의 크기를 조절할 수 있어야 한다.
도 1은 종래 고출력 전력 증폭기(HPF)의 일 예를 도시한 회로도로서, 동 도면에 도시된 바와 같이, 제 1 및 제 2 트랜지스터(10,11)가 상호 직렬 연결되되, 상기 제 1 트랜지스터(10)의 드레인에 고주파 초크(RF choke)(L)를 매개로 전원(VDD)이 연결되어 있고 게이트에 제 1 바이어스(Bias1)가 인가되며, 상기 고주파 초크(L)와 상기 제 1 트랜지스터(10)의 드레인과의 공통 연결점에 출력단(Out)이 연결되어 있고, 상기 제 2 트래지스터(11)의 게이트에 캐패시터(C)를 매개로 고주파 입력단(RFIN)이 연결되어 있고 소오스는 접지되어 있으며, 상기 제 2 트랜지스터(11)의 게이트와 상기 캐패시터(C)의 공통 연결점에 저항(R)을 매개로 제 2 바이어스(Bias2)가 인가되도록 구성되어 있다.
그런데, 이와 같이 구성된 종래의 고출력 전력 증폭기는 통상적으로 갈륨비소(GaAs)와 같은 화합물 반도체로 제조되었고 그 제조 공정은 발달되어 있지 않았기 때문에 다양한 전력 제어 방법이 개발되지 못하였으며, 또한 바이어스 전압을 외부에서 직접 조정하여 트랜지스터의 이득(gain)을 조절토록 함으로써 출력 전력의 크기를 제어토록 하였는 데, 이 경우 이득의 조절 범위는 양호하지만, 트랜지스터가 기본적으로 전압 제어 전류 소스(voltage controlled current source) 이므로 조절되는 전압에 비해 이득이 너무 민감하게 변하는 문제점이 있다. 또한, 공정 변이에 의한 임계전압(Vt)의 변이에 의해 샘플(sample)별로 이득이 일정치 않게 되는 문제가 발생할 수 있다.
도 2는 종래 고출력 증폭기의 다른 예를 도시한 회로도로서, 동 도면에 도시된 바와 같이, 제 1 내지 제 4 트랜지스터(21-24)가 병렬 연결되어 있고, 그 제 1 내지 제 4 트랜지스터(21-24)의 각 게이트에 입력단(Input)이 연결되어 있고 각 소오스는 접지되어 있으며, 그 제 1 내지 제 4 트랜지스터(21-24)의 각 드레인으로 공급되는 전원(VDD)을 외부의 제어 신호에 따라 단속하기 위한 제 1 내지 제 4 스위칭 트랜지스터(25-28)가 구성되어 있다. 여기서, 미설명 부호인 L은 고주파 쵸크를, C는 캐패시터를, W는 각 트랜지스터의 크기 기준이 되는 회로 선폭을 나타낸다.
그런데, 이와 같이 구성된 종래의 고출력 전력 증폭기는 도 1의 화합물 반도체 전력 증폭 회로의 단점을 보완하기 위해 수년 전부터 CMOS 공정 기술로 제조되고 있는 것으로서, 전력 제어가 비교적 일정하고 안정적이나, 전력 제어를 위한 상기 스위치 트랜지스터(25-28)의 구성을 위해 CMOS 기술에 의한 제조시 트랜지스터의 스택(stack)이 하나 더 필요하게 되는 데, 이와 같은 스택의 증가는 최근의 추세와 같이 공급 전압이 낮아지게 되면 회로의 포화 마진(saturation margin)을 떨어뜨려서 결국 이득과 선형성을 저하시키게 되는 문제가 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창작된 것으로서, 그 목적은 도 2의 종래 고출력 전력 증폭기에 있어서 트랜지스터 스택을 줄이도록 하고 증폭기의 선형성을 개선토록 된, 전력 증폭기 및 그 전력 증폭기의 증폭 선형성 개선 방법을 제공하고자 하는 것이다.
도 1은 종래 고출력 전력 증폭기(HPF)의 일 예를 도시한 회로도이고,
도 2는 종래 고출력 증폭기의 다른 예를 도시한 회로도이고,
도 3은 본 발명의 일 실시예에 따른 전력 증폭기의 회로도이고,
도 4는 본 발명의 다른 실시예에 따른 전력 증폭기의 회로도이고,
도 5는 도 3과 같이 본 발명에 따른 전력 증폭기의 증폭 선형성 개선 방법을 설명하기 위한 회로도이고,
도 6은 본 발명에 따른 전력 증폭기에서 증폭 선형성의 개선 방법을 설명하기 위한 트랜지스터의 상호 콘덕턴스 그래프이고,
도 7은 본 발명에 따른 전력 증폭기의 증폭 선형성(linearity)을 보여주는 그래프이고,
도 8은 본 발명에 따른 전력 증폭기의 전력 제어 테스트(power control test) 결과를 보여주는 그래프이다.
※ 도면의 주요부분에 대한 부호의 설명
31,32,33,40 : 트랜지스터 C1,C2,C3 : 캐패시터
R1,R2,R3 : 저항 L : 고주파 초크
RFIN : 고주파 입력단 OUT : 출력단
Bias A, Bias B, Bias C : 바이어스 인가단
VDD : 전원 전압단
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 전력 증폭기는, 복수개의 트랜지스터의 드레인과 소오스가 각각 상호 공통 연결되어 있고, 상기 공통 드레인과 전원 전압단이 고주파 초크를 매개로 연결되어 있으며, 상기 공통 드레인과 상기 고주파 초크의 공통 연결점에 출력단이 연결되어 있고, 상기 공통 소오스는 접지되어 있으며, 상기 복수개의 트랜지스터의 게이트는 각기 캐패시터를 매개로 고주파 입력단에 공통 연결되어 있고, 상기 게이트와 상기 캐패시터의 공통 연결점은 저항을 매개로 해당 바이어스 인가단에 각기 연결되어 있는 것을 특징으로 한다.
또한, 상기 고주파 초크와 상기 출력단의 공통 연결점에 드레인이 연결되어 있고 소오스는 상기 공통 드레인에 연결되어 있으며 게이트는 별도의 바이어스 인가단에 연결된 트랜지스터를 더 포함하여 구성할 수 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 전력 증폭기의 증폭 선형성 개선 방법은, 복수개의 트랜지스터의 드레인과 소오스가 각각 상호 공통 연결되어 있고, 상기 공통 드레인과 전원 전압단이 고주파 초크를 매개로 연결되어 있으며, 상기 공통 드레인과 상기 고주파 초크의 공통 연결점에 출력단이 연결되어 있고, 상기 공통 소오스는 접지되어 있으며, 상기 복수개의 트랜지스터의 게이트는 각기 캐패시터를 매개로 고주파 입력단에 공통 연결되어 있고, 상기 게이트와 상기 캐패시터의 공통 연결점은 저항을 매개로 해당 바이어스 인가단에 각기 연결되어 있는 전력 증폭기에서; 상기 복수개의 트랜지스터의 병렬 연결 순으로 상기 해당 바이어스 인가단을 통해 인가되는 복수개의 바이어스 전압의 크기를, 각기 해당하는 임의의 크기 만큼 차이나도록 함을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 전력 증폭기 및 그 전력 증폭기의 증폭 선형성 개선 방법에 대하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 전력 증폭기의 회로도로서, 동 도면에 도시된 바와 같이, CMOS 공정에 의한 제조 시 각각의 크기 기준이 되는 회로 선폭 비가 W/4, W/2, W에 해당하는 제 1 내지 제 3 트랜지스터(31-33)가 구비되어 있되, 상기 제 1 내지 제 3 트랜지스터(31-33)의 드레인과 소오스가 각기 상호 공통 연결되어 있고, 상기 공통 드레인과 전원 전압단(VDD)이 고주파 초크(L)를 매개로 연결되어 있고, 상기 공통 드레인과 상기 고주파 초크(L)의 공통 연결점에 출력단(OUT)이 연결되어 있고, 상기 공통 소오스는 접지되어 있으며, 상기 제 1 트랜지스터(31)의 게이트는 제 1 캐패시터(C1)를 매개로 고주파 입력단(RFIN)에 연결되어 있고, 상기 제 2 트랜지스터(32)의 게이트는 제 2 캐패시터(C2)를 매개로 상기 고주파 입력단(RFIN)에 연결되어 있고, 상기 제 3 트랜지스터(33)의 게이트는 제 3 캐패시터(C3)를 매개로 상기 고주파 입력단(RFIN)에 연결되어 있으며, 상기 제 1 트랜지스터(31)의 게이트와 상기 제 1 캐패시터(C1)의 공통 연결점은 제 1 저항(R1)을 매개로 제 1 바이어스 인가단(Bias A)에 연결되어 있고, 상기 제 2 트랜지스터(32)의 게이트와 상기 제 2 캐패시터(C2)의 공통 연결점은 제 2 저항(R2)을 매개로 제 2 바이어스 인가단(Bias B)에 연결되어 있고, 상기 제 3 트랜지스터(33)의 게이트와 상기 제 3 캐패시터(C3)의 공통 연결점은 제 3 저항(R3)을 매개로 제 3 바이어스 인가단(Bias C)에 연결되어 있다.
도 3과 같이 구성된 전력 증폭기의 동작을 설명하면 다음과 같다.
상기 제 1 내지 제 3 트랜지스터(31-33)는 상기 제 1 내 제 3 바이어스 인가단(Bias A,Bias B,Bias C)을 통해 각 게이트에 인가되는 바이어스 전압에 따라 온/오프(on/off) 동작하게 되는 바, 예컨대 인가되는 바이어스 전압이 0V 로 되면 해당 트랜지스터(31,32 또는 33)가 오프되며, 그 바이어스 전압이 임의의 동작 전압이 되면 해당 트랜지스터(31,32 또는 33)가 온된다. 즉, 상기 제 1 내 제 3 바이어스 인가단(Bias A,Bias B,Bias C)을 통해 인가되는 바이어스 전압은 상기 제 1 내지 제 3 트랜지터(31-33)의 동작을 각각 온/오프 제어하게 되어 전력 제어를 위한 제어 비트(control bit)의 역할을 한다.
도 4는 본 발명의 다른 실시예에 따른 전력 증폭기의 회로도로서, 도 3의 구성과 비교하여 제 4 트랜지스터(40)가 추가 구성된 것이 차이나고 그외의 구성은 모두 동일한 바, 상기 제 4 트랜지스터(40)는 상기 고주파 초크(L)와 상기 출력단(OUT)의 공통 연결점에 드레인이 연결되어 있고, 소오스는 상기 공통 드레인에 연결되어 있으며, 게이트는 별도의 바이어스 인가단(Bias1)에 연결되어 있다. 즉, 도 4는 도 3의 증폭회로를 캐스코드 증폭회로(Cascode amplifier)로 구성한 것이다.
이와 같이 본 발명의 다른 예에 따라 구성된 도 4의 상기 전력 증폭기는, 도 2의 기존 전력 증폭기와 비교하여 CMOS 제조 공정시 트랜지스터 스택의 추가적인 증가없이 캐스코드 증폭회로의 장점을 살릴 수 있다.
도 5는 도 3과 같이 본 발명에 따른 전력 증폭기의 증폭 선형성 개선 방법을 설명하기 위한 회로도로서, 설명의 편의를 위해 도 3의 회로에서 제 2 트랜지스터(32)를 삭제하고 상대적인 회로 선폭 비가 W/4 와 W 인 제 1 및 제 3트랜지스터(31,33) 2개가 2단 병렬로 연결된 회로를 예로 도시하였다.
동 도면에서, 제 1 바이어스 인가단(Bias A)을 통해 상기 제 1 트랜지스터(31)에 인가되는 바이어스 전압(이하 Bias A라 칭함)의 크기와 제 3 바이어스 인가단(Bias C)을 통해 상기 제 3 트랜지스터(33)에 인가되는 바이어스 전압(이하 Bias C라 칭함)의 크기 간의 상호 차이를 임의의 ΔV 만큼 차이나게 하면,작은 트랜지스터(31)가 큰 트랜지스터(33)의 상호 콘덕턴스 Gm 의 감소를 보충할 수 있게되어 증폭기의 증폭 선형성이 개선된다.
즉, 상기 제 3 트랜지스터(33)의 게이트에 Bias C 를 인가할 경우 나타나는 해당 Gm3 의 그래프가 도 6의 (a) 와 같고, 상기 제 3 트랜지스터(33) 보다 상대적으로 작은 상기 제 1 트랜지스터(31)의 게이트에 Bias A(여기서, Bias A = Bias B - ΔV)를 인가할 경우 나타나는 해당 Gm1 의 그래프가 도 6의 (b) 와 같을 경우, 도 6의 (c)에 도시된 바와 같이, 상기 제 3 트랜지스터(33)의 Gm3 이 감소하는 시점(OP)에서 상기 제 1 트랜지스터(31)가 커지게 되어(OP) Gm1 이 상기 제 3 트랜지스터(33)의 Gm3 의 감소를 보충함을 알 수 있다.
이상 상세히 설명한 바와 같이 본 발명에 따른 전력 증폭기 및 그 전력 증폭기의 증폭 선형성 개선 방법에 의하면, CMOS 공정에 의한 제조 시 기존의 고출력 전력 증폭기와 비교하여 트랜지스터 스택을 줄이도록 하고 증폭기의 선형성을 개선하는 효과가 창출되는 바, 보다 구체적으로 설명하면 다음과 같다.
도 7은 본 발명에 따른 전력 증폭기의 증폭 선형성(linearity)을 보여주는 그래프로서, 동 도면에서 참조번호 71과 72의 라인을 보면 이 라인들(71,72)이 만나는 점이 IP3으로서 입력 IP3 특성이 약 +14dBm 정도로 양호함을 알 수 있다.
도 8은 본 발명에 따른 전력 증폭기의 전력 제어 테스트(power control test) 결과를 보여주는 그래프로서, 도 8의 (a)는 최대 전력 제어 모드(Max powercontrol mode) 일 때의 출력 스펙트럼 결과를 나타내고, 도 8의 (b)는 중간 전력 제어 모드(Medium power control mode) 일 때의 출력 스펙트럼 결과를 나타내며, 도 8의 (c)는 최소 전력 제어 모드(Minimum power control mode) 일 때의 출력 스펙트럼 결과를 나타내는 바, 전력 제어가 정상적으로 이루어짐을 알 수 있다.
결론적으로 본 발명은, 도 2의 기존보다 트랜지스터 스텍(transistor stack)을 한 단 줄임으로서 향후 낮은 공급 전압이 되어도 트랜지스터의 포화 마진(saturation margin) 특성이 좋고, 캐스코드(Cascode)로 구성된 증폭기의 경우는 기존 3단 트랜지스터 스택이 2단으로 줄어드는 효과를 창출한다. 또한, 큰 트랜지스터와 작은 트랜지스터를 사용할 경우 바이어스 전압을 서로 다르게 주면 큰 트랜지스터의 Gm 이 감소되는 시점에 작은 트랜지스터의 Gm 이 증가되어 전체적으로 증폭기의 증폭 선형성이 향상되는 효과를 창출한다.
Claims (4)
- 전력 제어가 가능한 고출력 전력 증폭기에 있어서,각각의 드레인과 소오스가 상호 공통 연결된 복수개의 트랜지스터의 공통 드레인에 고주파 초크를 매개하여 전원 전압단이 연결됨과 더불어 상기 고주파 초크와의 공통 연결점에 출력단이 연결되고, 상기 공통 소오스가 접지되어 있으며, 각 게이트에 캐패시터를 매개하여 고주파 입력단이 공통 연결됨과 더불어 각 캐패시터와의 공통 연결점에 저항을 매개로 각각 바이어스 인가단이 연결되어 있는 것을 특징으로 하는 전력 증폭기.
- 제 1 항에 있어서,상기 복수개의 트랜지스터는 회로 선폭비가 각기 다른 크기로 구성되되, 바이어스 인가단을 통한 각 바이어스 전압의 상대적인 크기가 병렬 연결된 순서로 점차 작아지는 것을 특징으로 하는 전력 증폭기.
- 제 1 항 또는 제 2 항에 있어서,상기 고주파 초크와 상기 출력단의 공통 연결점에 드레인이 연결되어 있고 소오스는 상기 공통 드레인에 연결되어 있으며 게이트는 별도의 바이어스 인가단에 연결된 트랜지스터를 더 포함하여 구성된 것을 특징으로 하는 전력 증폭기.
- 복수개의 트랜지스터의 드레인과 소오스가 각각 상호 공통 연결되어 있고, 상기 공통 드레인과 전원 전압단이 고주파 초크를 매개로 연결되어 있으며, 상기 공통 드레인과 상기 고주파 초크의 공통 연결점에 출력단이 연결되어 있고, 상기 공통 소오스는 접지되어 있으며, 상기 복수개의 트랜지스터의 게이트는 각기 캐패시터를 매개로 고주파 입력단에 공통 연결되어 있고, 상기 게이트와 상기 캐패시터의 공통 연결점은 저항을 매개로 해당 바이어스 인가단에 각기 연결되어 있는 전력 증폭기에서,상기 복수개의 트랜지스터의 상호 상대적인 회로 선폭비의 크기가 병렬 연결 순으로 점차 작아지도록 연결하고; 상기 복수개의 트랜지스터의 병렬 연결 순으로, 상기 해당 바이어스 인가단을 통해 인가되는 복수개의 바이어스 전압의 크기를, 상호 해당하는 임의의 크기 만큼 차이나도록 제어하여 상기 전력 증폭기를 구동함을 특징으로 하는 전력 증폭기의 증폭 선형성 개선 방법.
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