KR20060020918A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 워드라인 형성시 게이트 스페이서 산화막을 HF 건식 식각을 적용하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 셀 영역과 주변회로영역으로 구분된 반도체 기판 상에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴이 형성된 전체 구조 표면을 따라 버퍼산화막, 제 1게이트 게이트 스페이서 질화막, 게이트 스페이서 산화막을 차례로 형성하는 단계; 상기 셀 영역의 상기 게이트 스페이서 산화막을 선택적으로 대한 건식 식각을 하는 단계; 및 상기 셀 영역의 상기 게이트 스페이서 산화막이 식각된 게이트 전극 패턴을 포함한 상기 반도체 기판 전면에 제 2게이트 스페이서 질화막을 형성하는 단계를 포함한다.
워드 라인, 건식 식각, HF, 제타 포텐셜

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1는 종래 기술에 따른 반도체 소자의 워드라인 형성 방법을 도시한 공정 단면도이다.
도 2은 여러 PH 범위에서 다양한 파티클의 제타 포텐셜을 나타낸 그래프.
도 3는 파티클 접착 메카니즘을 나타내는 도면.
도 4a 및 도 4b는 습식 식각 공정에서 유발된 파티클의 재흡착을 나타낸 맵.
도 5a 내지 도 5c 본 발명의 일실시예에 따른 반도체 소자의 워드라인 형성 방법을 도시한 공정 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
51 : 반도체 기판 52 : 게이트 전극 패턴
53 : 버퍼산화막 54 : 제 1게이트 스페이서 질화막
55 : 게이트 스페이서 산화막 56 : 포토레지스트 패턴
57 : 제 2게이트 스페이서 질화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 스페이서 형성 방법에 관한 것이다.
최근에는, DRAM 소자의 워드라인 형성 공정에 있어서 소자의 특성을 개선하기 위해 게이트 식각 후 CVD(Chemical Vapor Deposition; 화학기상증착 이하, 'CVD'라 칭함) 산화막으로 SiO2막(Buffer Oxide)를 형성한 후 실리콘질화막 (Silicon Nitride Film)으로 게이트 스페이서 질화막(Gate Spacer Nitride)를 사용하는 구조를 이용하고 있다. 이는 워드라인 간 스페이스가 좁아져 워드라인 스페이서의 박막을 얇게 증착하면서도 우수한 매립 특성(Step Coverage)를 요구하고 있고, 또한 얇은 박막에서도 금속(Metal)간 우수한 절연 특성을 만족하여야 하기 때문에 산화막에 비해 매립특성과 절연특성이 우수한 질화막을 사용하는 것이다.
또한 실리콘질화막과 이온 주입(Ion Implantation) 공정에 대한 베리어(Barrier)로 사용되어 접합(Junction) 및 트랜지스터의 특성을 개선함과 동시에 후속 식각 공정에 의한 식각 베리어로서의 역할을 하여 게이트와 비트 라인(Bit Line)의 자기 정렬 콘택(Self Align Contact; 이하 'SAC'라 칭함) 페일 (Fail) 방지, 워드라인과 캐패시터의 자기 정렬 콘택 페일을 방지하여 최종적으로는 소자의 특성을 개선하여 반도체 소자의 수율 및 안정성을 증가시키기도 한다.
도 1는 종래 기술에 따른 반도체 소자의 워드라인 제조 방법을 나타낸 단면 도이다.
도 1에 도시된 바와 같이, 셀 영역(A)과 주변회로영역(B)이 구분된 반도체 기판(11) 상에 게이트산화막, 폴리실리콘막, 텅스텐막, 하드마스크질화막의 순서로 적층된 게이트 전극 패턴(12)을 형성한다.
다음으로, 게이트 전극 패턴(12)을 포함한 전면에 버퍼산화막(13), 게이트 스페이서 질화막(14), 게이트 스페이서 산화막(15)을 차례로 증착한다.
그리고, 주변회로영역을 덮고 셀 영역을 오픈하는 마스크 포토레지스트 패턴(도시하지 않음)를 형성하고, BOE를 이용한 습식 식각을 진행하여 셀 영역(A)의 게이트 스페이서 산화막(15)을 제거한다. 따라서, 셀 영역(A)에는 버퍼산화막(13)과 게이트 스페이서 질화막만(14)이 증착되어있고, 주변회로영역(B)은 버퍼산화막(13), 게이트 스페이서 질화막(14), 게이트 스페이서 산화막(15)이 모두 증착된 구조를 갖는다.
그러나, 버퍼산화막, 게이트 스페이서 질화막, 게이트 스페이서 산화막을 사용한 워드라인을 형성할 경우 셀(cell) 지역은 워드라인과 워드라인 간의 스페이스 선폭이(Space CD) 10nm 이하로 좁아지며 이 상태에서 플러그 콘택 식각(Plug Contact Etch)을 할 경우 게이트 스페이서 질화막의 두께가 90Å이므로, 게이트 스페이서 질화막이 식각되고 채널 형성 영역인 반도체 기판이 노풀되어 트랜지스터 특성의 저하를 초래한다.
따라서, 셀 영역의 스페이서 산화막만을 선택적으로 습식 식각한 후 다시 스페이서 질화막을 약 300Å정도 증착하고 플러그 콘택 식각을 진행하고 있다.
한편, 셀 영역의 스페이서 산화막만을 습식 식각 공정에서 600Å∼800Å의 게이트 스페이서 산화막을 식각해야하므로 보통 산화막 식각율이 빠른 9:1 BOE(Buffer Oxide Etchant; 버퍼산화막식각액) 또는 20:1 BOE를 사용하는데, 이 때의 BOE 케미컬은 대략 PH 값이 약 4∼5 정도의 약산성의 값을 가진다. 이 때, 습식 식각시 노출되는 막이 게이트 스페이서 질화막이므로 웨이퍼 표면은 네가티브 차지(Negative Charge)를 갖게 되고, BOE게미컬의 경우 PH가 약 4∼5 정도이므로 이 때의 케미컬 베쓰(Chemical Bath) 내에 파티클들은 제타 포텐셜(Zeta Potential)이 포지티브를 띄게 되어 질화막 표면에 잘 흡착되는 성질을 보인다.
도 2는 여러 PH 범위에서 다양한 파티클의 제타 포텐셜을 나타낸 그래프로서, PH가 4∼5의 범위에서 Si의 제타 포텐셜 값은 약 -20mV∼-40mV, SiO2의 제타 포텐셜 값은 약 10mV∼-10mV Al2O3,의 제타 포텐셜의 값은 약 20mV∼17mV, Si3 N4의 제타 포텐셜 값은 약 50mV∼20mV 이고, PSL은 임의로 파티클을 뿌려주는 비교의 대상이므로, 실제 제타 포텐셜이 가장 큰 파티클은 Si3N4 파티클임을 알 수 있다. 제타 포텐셜의 값이 클수록 질화막 표면과 흡착되는 정도가 작다.
도 3은 셀 영역의 스페이서 산화막 습식 식각 후 웨이퍼 표면을 나타낸 것으로, 웨이퍼 표면의 네가티브 차지와 파티클의 포지티브 제타 포텐셜로 인해 상호 인력(Attraction Force)가 작용하게 되어 파티클들은 강하게 웨이퍼 표면에 재흡착된다.
도 4a 및 도 4b는 셀 영역의 스페이서 산화막 습식 식각 공정에서 유발된 파 티클 재흡착을 관찰한 KLA 맵(map)과 Bit 맵(map)을 보여주는 것이다.
도 4a에 도시된 바와 같이, 셀 영역의 스페이서 산화막 습식 식각 후 KLA 맵에서 부분적으로 잔류물이 남아있는 것을 알 수 있고, 도 4b에 도시된 바와 같이, 셀 영역의 스페이서 산화막 습식 식각 후 파티클이 Bit 맵상에 전체적으로 재흡착됨을 알 수 있다.
상술한 바와 같이 종래 기술은 게이트 스페이서 산화막을 BOE를 이용하여 습식 식각하는데 있어서, 반도체 기판, 버퍼산화막, 게이트 스페이서 질화막의 계면에서 발생된 파티클들이 웨이퍼 표면에 재흡착되는데, 이는 게이트 스페이서 질화막의 두께가 90Å으로 얇기 때문에 발생하고, 이러한 파티클들은 후속 세정 공정에서 잘 제거되지 않아 게이트와 비트라인 간의 쇼트나 소자의 동작에 영향을 주므로 수율의 저하를 초래하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, HF 건식 식각을 통해 셀 트랜지스터의 게이트 스페이서 산화막을 제거하는 반도체 소자 제조 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 셀 영역과 주변회로영역으로 구분된 반도체 기판 상에 게이트 전극 패턴을 형성하는 단계, 상 기 게이트 전극 패턴이 형성된 전체 구조 표면을 따라 버퍼산화막, 제 1게이트 스페이서 질화막, 게이트 스페이서 산화막을 차례로 형성하는 단계, 상기 셀 영역의 상기 게이트 스페이서 산화막을 선택적으로 건식 식각하는 단계, 및 상기 셀 영역의 상기 게이트 스페이서 산화막이 식각된 게이트 전극 패턴을 포함한 상기 반도체 기판 전면에 제 2게이트 스페이서 질화막을 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5a 내지 도 5c는 본 발명의 일실시예에 따른 반도체 소자의 워드라인 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 셀 영역(A)과 주변회로영역(B)이 구분된 반도체 기판(51) 상에 게이트산화막, 폴리실리콘막, 텅스텐막 및 하드마스크질화막의 순서로 적층된 게이트 전극 패턴(52)을 형성한다.
이어서, 도 5b에 도시된 바와 같이, 게이트 전극 패턴(52)을 포함한 반도체 기판(51) 전면에 버퍼산화막(53), 제 1게이트 스페이서 질화막(54), 게이트 스페이서 산화막(55)을 차례로 증착한다.
도 5c에 도시된 바와 같이, 셀 영역(A)의 게이트 스페이서 산화막(55)을 제거하기 위해 셀 오픈 마스크 공정을 실시하여 셀 영역(A)을 선택적으로 노출시키는 포토레지스트 패턴(56)을 형성한다.
이어서, 셀 영역(A)의 게이트 스페이서 산화막(55)은 HF 가스를 이용한 건식 식각으로 제거한다. 건식 식각이 진행되는 과정은, 챔버를 60℃∼80℃의 온도로 유지하고, 100Torr∼300Torr의 압력으로 유지한 상태에서 CH3OH를 핫(hot) N2 버블링(bubbling)을 이용하여 기화(vaporing)시킨다.
계속해서, 기화된 CH3OH를 100sccm∼200sccm, HF 가스를 50sccm∼100sccm의 유량으로 챔버 내에 유입하여 다음과 같은 화학 반응에 의해 게이트 스페이서 산화막은 식각된다.
4HF + CH3OH + SiO2 → SiF4 + 2H2O + CH3OH
HF 가스와 CH3OH 가스가 게이트 스페이서 산화막(55)과 반응하여 SiF4, 2H2O, CH3OH의 화합물이 형성되는데, 이 화합물들은 모두 기체이므로 반응이 끝난 후 모두 증발되어 게이트 스페이서 산화막(55)이 식각되는 것이다. 식각 공정이 끝나면 포토레지스트 패턴(56)을 제거한다.
이후에, 셀 영역(A)의 게이트 스페이서 산화막(55)을 제거한 후, 셀 영역(A) 및 주변회로영역(B)의 게이트 전극 패턴(52) 전면에 300Å 두께의 제 2게이트 스페이서 질화막을 증착한다. 이것은 플러그 콘택 식각을 할 경우 게이트 스페이서 질화막의 두께가 얇으면, 채널 형성 영역인 반도체 기판이 노출되어 트랜지스터 특성의 저하를 초래하는 자기 정렬 콘택 페일을 방지하기 위한 것이다.
이와 같은 모든 공정이 진행된 후, 반도체 기판의 전면에 ILD 산화막을 갭필한 후, 플러그 폴리 콘택을 형성한다.
본 발명의 실시예는 DRAM의 메탈 게이트(Metal Gate)를 사용하는 소자에 대해 설명한 것이나, 이외의 소자 즉, 플래시 EEPROM과 SRAM의 제조에서도 사용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주위하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 HF 가스를 사용하여 게이트 스페이서 산화막을 식각할 경우, 게이트 전극 패턴의 계면에서 발생된 파티클의 재흡착을 근본적으로 방지함으로서 재흡착된 파티클에 의한 페일을 방지하여 소자 특성을 개선함과 동시에 수율을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 셀 영역과 주변회로영역으로 구분된 반도체 기판 상에 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴이 형성된 전체 구조 표면을 따라 버퍼산화막, 제 1 게이트 스페이서 질화막, 게이트 스페이서 산화막을 차례로 형성하는 단계;
    상기 셀 영역의 상기 게이트 스페이서 산화막을 선택적으로 건식 식각하는 단계; 및
    상기 셀 영역의 상기 게이트 스페이서 산화막이 식각된 게이트 전극 패턴을 포함한 상기 반도체 기판 전면에 제 2 게이트 스페이서 질화막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서,
    상기 게이트 스페이서 산화막에 대한 건식 식각 공정을 수행하는 단계는,
    셀 오픈 마스크 공정을 실시하여 상기 셀 영역을 선택적으로 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 베리어로 하여 상기 제 1게이트 스페이서 질화막이 노출되도록 상기 게이트 스페이서 산화막을 건식 식각하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자 제조 방 법.
  3. 제 1항에 있어서,
    상기 게이트 스페이서 산화막을 제거하는 건식 식각은 HF 와 CH3COOH 가스를 사용하는 반도체 소자 제조 방법.
  4. 제 1항에 이어서,
    상기 게이트 스페이서 산화막은 50℃∼80℃의 온도, 100Torr∼200Torr의 압력을 갖는 챔버 내에서 식각 공정을 진행하는 반도체 소자 제조 방법.
  5. 제 1항에 있어서,
    상기 게이트 스페이서 산화막은 40℃∼50℃의 핫 N2를 버블링시킨 CH3COOH를 와 HF 가스를 이용하여 챔버 내에서 식각 공정이 진행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1항에 있어서,
    상기 제 2게이트 스페이서 질화막을 300Å의 두께로 형성하는 반도체 소자 제조 방법.
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