KR20060010964A - Gate electrode in semiconductor device and forming method thereof - Google Patents

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KR20060010964A
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gate
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gate electrode
buzzbeek
forming
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임관용
조흥재
김용수
오재근
양홍선
손현철
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주식회사 하이닉스반도체
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Abstract

본 발명은 게이트 재산화 공정에 의해 형성된 게이트 버즈비크 산화막의 GIDL 전류 저감 효과를 유지하면서 게이트 산화막의 두께 증가에 따른 문턱전압의 증가 및 구동전류의 감소를 방지할 수 있는 반도체 소자의 게이트 전극 및 그의 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 소오스측 게이트 에지에는 상대적으로 두꺼운 게이트 버즈비크 산화막이 구비되고, 드레인측 게이트 에지에는 상대적으로 얇은 게이트 버즈비크 산화막이 구비된 비대칭 버즈비크 산화막을 갖는 게이트 전극 구조를 제안한다. 또한, 본 발명에서는 이러한 구조의 게이트 전극 구조를 형성하기 위하여 게이트 재산화 공정 전에 게이트 전극의 드레인측 에지 부분을 캡핑하는 산화막을 형성하는 공정을 추가하였다. 이 경우, 캐패시터가 콘택되는 소오스측 게이트 에지에는 상대적으로 두꺼운 게이트 버즈비크 산화막이 존재하기 때문에 GIDL 전류를 줄일 수 있으며, 비트라인이 콘택되어 GIDL 전류가 발생하더라도 데이터 리텐션 타임에 큰 영향을 주지 않는 드레인측 게이트 에지에 상대적으로 얇은 게이트 버즈비크 산화막이 존재하기 때문에 전체적인 게이트 산화막의 유효 두께 증가를 억제함으로써 문턱전압 및 구동전류 특성을 개선할 수 있게 된다.The present invention provides a gate electrode of a semiconductor device capable of preventing an increase in a threshold voltage and a decrease in driving current according to an increase in a thickness of a gate oxide film while maintaining a GIDL current reduction effect of a gate burj bevy oxide film formed by a gate reoxidation process. The purpose is to provide a formation method. The present invention proposes a gate electrode structure having an asymmetric Buzzbeek oxide film having a relatively thick gate Buzzbeek oxide film at the source side gate edge and a relatively thin gate Buzzbeek oxide film at the drain side gate edge. Further, in the present invention, a step of forming an oxide film capping the drain side edge portion of the gate electrode before the gate reoxidation process is added to form the gate electrode structure of such a structure. In this case, the GIDL current can be reduced because a relatively thick gate Buzzbeek oxide film is present at the source side gate edge where the capacitor is contacted. Since a relatively thin gate Buzzbeek oxide film exists at the drain side gate edge, it is possible to improve the threshold voltage and drive current characteristics by suppressing an increase in the effective thickness of the entire gate oxide film.

게이트 전극, 게이트 재산화, 캡핑 산화막, 비대칭, 게이트 버즈비크Gate Electrode, Gate Reoxidation, Capping Oxide, Asymmetrical, Gate Bursvik

Description

반도체 소자의 게이트 전극 및 그의 형성방법{GATE ELECTRODE IN SEMICONDUCTOR DEVICE AND FORMING METHOD THEREOF} A gate electrode of a semiconductor device and a method of forming the same {GATE ELECTRODE IN SEMICONDUCTOR DEVICE AND FORMING METHOD THEREOF}             

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 게이트 전극 형성 공정을 나타낸 단면도.1A and 1B are cross-sectional views illustrating a gate electrode forming process of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 전극 형성 공정을 나타낸 단면도.
2A to 2E are cross-sectional views illustrating a gate electrode forming process of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 실리콘 기판 21 : 소자분리막20 silicon substrate 21 device isolation film

22 : 게이트 산화막 23 : 폴리실리콘막22 gate oxide film 23 polysilicon film

24 : 금속막 25 : 하드마스크 질화막24 metal film 25 hard mask nitride film

26, 26a : 캡핑 산화막 27 : 포토레지스트 패턴26, 26a: capping oxide film 27: photoresist pattern

28 : 산화막28: oxide film

B : 소오스측 게이트 에지에 형성된 게이트 버즈비크 산화막B: gate burj bevy oxide film formed at the source side gate edge

C : 드레인측 게이트 에지에 형성된 게이트 버즈비크 산화막
C: gate burj bevy oxide film formed at the drain side gate edge

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 게이트 전극 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a gate electrode forming process in a semiconductor device manufacturing process.

전통적인 게이트 전극 재료로서 널리 사용되어 온 도핑된 폴리실리콘은 선폭의 미세화가 진행됨에 따라 그 자체의 높은 저항값으로 인하여 한계에 이르고 있으며, 최근에는 게이트 전극의 저항을 낮추기 위하여 실리사이드/폴리실리콘 또는 금속/폴리실리콘 적층 구조를 주로 사용하고 있다.Doped polysilicon, which has been widely used as a traditional gate electrode material, has reached its limit due to its high resistance value as the line width becomes finer. Recently, in order to lower the resistance of the gate electrode, silicide / polysilicon or metal / Polysilicon laminated structure is mainly used.

반도체 소자 제조 공정에 있어서, 게이트 재산화 공정은 게이트 전극 패터닝을 위한 건식 식각 후에 식각시 발생한 게이트 산화막의 마이크로 트렌치 및 손상을 회복시켜 주고, 실리콘 기판 상에 잔류하는 전극 물질의 산화 및 게이트 전극 에지 부분에서의 게이트 산화막의 두께 증가를 유도하여 소자의 신뢰도를 향상시키기 위한 목적으로 널리 수행되고 있다.In the semiconductor device fabrication process, the gate reoxidation process recovers the micro trenches and damage of the gate oxide film generated during the etching after the dry etching for the gate electrode patterning, and the oxidation of the electrode material remaining on the silicon substrate and the gate electrode edge portion In order to improve the reliability of the device by inducing an increase in the thickness of the gate oxide film in the is widely performed.

특히, 게이트 전극 에지 부분의 게이트 산화막은 그 두께 및 박막의 품질에 의해 핫 캐리어 특성, 서브-문턱전압 특성(암전류, GIDL 등), 펀치-스루 특성, 소자 동작 속도(Vdsat), 신뢰성 등에 무척 큰 영향을 미치게 된다. 그렇기 때문에 게이트 재산화 공정은 거의 필수적인 공정이라 할 수 있다.In particular, the gate oxide film on the edge portion of the gate electrode is very hot carrier characteristic, sub-threshold voltage characteristics (dark current, GIDL, etc.), punch-through characteristics, device operating speed (V dsat ), reliability, etc., depending on the thickness and thin film quality. It will have a big impact. For this reason, the gate reoxidation process is almost an essential process.

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 게이트 전극 형성 공정을 나타낸 단면도이다.1A and 1B are cross-sectional views illustrating a gate electrode forming process of a semiconductor device according to the prior art.

종래기술에 따른 반도체 소자의 게이트 전극 형성 공정은, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11)을 형성하여 활성 영역을 정의하고, 활성 영역 표면에 게이트 산화막(12)을 성장시킨 후, 게이트 산화막(12) 상에 게이트 전극용 전도막으로서 폴리실리콘막(13) 및 금속막(14)을 차례로 증착하고, 그 상부에 하드마스크 질화막(15)을 증착한다. 이어서, 게이트 전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 진행하여 게이트 전극 패턴을 형성한다.In the process of forming a gate electrode of a semiconductor device according to the related art, first, as shown in FIG. 1A, an isolation layer 11 is formed on a silicon substrate 10 to define an active region, and a gate oxide layer 12 is formed on the surface of the active region. ), A polysilicon film 13 and a metal film 14 are sequentially deposited on the gate oxide film 12 as a conductive film for the gate electrode, and a hard mask nitride film 15 is deposited thereon. Subsequently, a photolithography process and a dry etching process using a gate electrode mask are performed to form a gate electrode pattern.

다음으로, 도 1b에 도시된 바와 같이 게이트 재산화 공정을 실시한다. 이때, 폴리실리콘막(13) 측벽에 게이트 재산화 공정에 따른 산화막(16)이 형성되며, 이에 따라 게이트 에지 부분이 새부리 모양처럼 생겼다 하여 이를 게이트 버즈비크(gate bird's beak)(A)라 한다.Next, a gate reoxidation process is performed as shown in FIG. 1B. At this time, the oxide film 16 according to the gate reoxidation process is formed on the sidewalls of the polysilicon film 13, and thus the gate edge portion is shaped like a bird's beak, which is called a gate bird's beak (A).

DRAM의 셀 트랜지스터의 경우, 일반적으로 드레인 접합에는 비트라인이, 소오스 접합에는 캐패시터가 콘택되는데, 캐패시터가 차지-업 되어 있는 경우에는 트랜지스터가 오프 상태라 할지라도 소오스 접합과 게이트 전극 사이에 전위차가 발생하여 GIDL(gate-induced drain leakage) 전류가 발생하게 된다. GIDL 특성은 DRAM 특성에 있어서 가장 중요한 데이터 리텐션 타임(리프레시 타임)과 밀접한 관계가 있다. 게이트 전극 에지에 두꺼운 게이트 버즈비크(A)가 형성되어 있으면 이러한 GIDL 전류를 효과적으로 줄일 수 있다. 하지만, 상대적으로 두꺼운 게이트 버즈비크가 전체 게이트 산화막의 유효 두께를 증가시키는 효과가 있어 상대적으로 구동 전류는 감소하게 되는 문제점이 따른다. 특히, 게이트 전극의 길이가 작아질 수록 게이트 버즈비크의 효과는 매우 커져서 문턱전압을 증가시키고 구동전류를 현격히 감소시킨다.
In the case of a cell transistor of a DRAM, a bit line is generally connected to a drain junction and a capacitor is contacted to a source junction. When the capacitor is charged up, a potential difference is generated between the source junction and the gate electrode even when the transistor is turned off. As a result, GIDL (gate-induced drain leakage) current is generated. The GIDL characteristic is closely related to the data retention time (refresh time) which is most important in the DRAM characteristic. If a thick gate Buzzbeek (A) is formed at the gate electrode edge, such a GIDL current can be effectively reduced. However, the relatively thick gate Buzzbeek has the effect of increasing the effective thickness of the entire gate oxide film has a problem that the driving current is relatively reduced. In particular, as the length of the gate electrode decreases, the effect of the gate burj bek becomes very large to increase the threshold voltage and significantly reduce the driving current.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트 재산화 공정에 의해 형성된 게이트 버즈비크 산화막의 GIDL 전류 저감 효과를 유지하면서 게이트 산화막의 두께 증가에 따른 문턱전압의 증가 및 구동전류의 감소를 방지할 수 있는 반도체 소자의 게이트 전극 및 그의 형성방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, while increasing and driving the threshold voltage according to the increase in the thickness of the gate oxide while maintaining the GIDL current reduction effect of the gate Bursvik oxide formed by the gate reoxidation process. It is an object of the present invention to provide a gate electrode of a semiconductor device and a method of forming the same that can prevent a decrease in current.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 표면에 형성된 게이트 산화막; 상기 게이트 산화막에 적층된 금속화된 게이트 전극 패턴; 및 상기 게이트 전극 패턴과 상기 게이트 산화막이 만나는 게이트 에지 부분에 제공되는 게이트 버즈비크 산화막을 구비하며, 소오스측 게이트 에지 부분의 게이트 버즈비크 산화막이 드레인측 게이트 에비 부분의 게이트 버즈비크 산화막에 비해 상대적으로 두꺼운 두께를 가지는 것을 특징으로 하는 반도체 소자의 게이트 전극이 제공된다.According to an aspect of the present invention for achieving the above technical problem, a gate oxide film formed on a surface on a silicon substrate; A metallized gate electrode pattern stacked on the gate oxide layer; And a gate burj bevy oxide film provided at a gate edge portion where the gate electrode pattern and the gate oxide film meet, wherein the gate burj bevy oxide film at the source side gate edge portion is relatively to the gate burj bevy oxide film at the drain side gate edge portion. A gate electrode of a semiconductor device is provided which has a thick thickness.

여기서, 상기 소오스측 게이트 에지 부분의 게이트 버즈비크 산화막이 상기 드레인측 게이트 에비 부분의 게이트 버즈비크 산화막에 비해 5∼50Å 만큼 두꺼운 것이 바람직하다.Here, it is preferable that the gate buzzbeek oxide film of the source side gate edge portion is 5 to 50 kW thicker than the gate buzzbeek oxide film of the drain side gate edge portion.

또한, 본 발명의 다른 측면에 따르면, 실리콘 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 금속화된 게이트 전극용 전도막을 포함하는 게이트 전극 패턴을 형성하는 단계; 드레인 영역 표면 및 상기 게이트 전극 패턴의 드레인측 측벽을 선택적으로 덮는 캡핑 산화막 패턴을 형성하는 단계; 및 상기 캡핑 산화막 패턴이 형성된 전체 구조에 대하여 게이트 재산화 공정을 수행하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법이 제공된다.Further, according to another aspect of the invention, forming a gate oxide film on a silicon substrate; Forming a gate electrode pattern including a metallized conductive film for the gate electrode on the gate oxide film; Forming a capping oxide layer pattern selectively covering a drain region surface and a drain side sidewall of the gate electrode pattern; And performing a gate reoxidation process on the entire structure in which the capping oxide layer pattern is formed.

바람직하게, 상기 캡핑 산화막 패턴을 형성하는 단계는, 상기 게이트 전극 패턴이 형성된 전체 구조 표면을 따라 캡핑 산화막을 형성하는 단계; 포토마스크 공정을 통해 상기 갭핑 산화막 상에 상기 드레인 영역을 덮는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 베리어로 사용하여 노출된 상기 캡핑 산화막을 선택적으로 식각하는 단계를 포함한다.The forming of the capping oxide layer pattern may include forming a capping oxide layer along an entire structure surface of the gate electrode pattern; Forming a photoresist pattern on the gapping oxide layer to cover the drain region through a photomask process; And selectively etching the exposed capping oxide layer using the photoresist pattern as an etching barrier.

한편, 상기 캡핑 산화막은 SiO2, Al2O3, HfO2, ZrO2 , SiON 중 적어도 어느 하나의 물질로 이루어진 것이 바람직하다.On the other hand, the capping oxide film is preferably made of at least one material of SiO 2 , Al 2 O 3 , HfO 2 , ZrO 2 , SiON.

나아가, 상기 캡핑 산화막은 30∼500Å 두께로 형성하는 것이 바람직하다.Further, the capping oxide film is preferably formed to a thickness of 30 ~ 500Å.

나아가, 상기 캡핑 산화막은 0∼350℃의 저온 증착 공정을 통해 형성하는 것이 바람직하다.Further, the capping oxide film is preferably formed through a low temperature deposition process of 0 ~ 350 ℃.

한편, 상기 게이트 재산화 공정은 O2, H2O(또는 D2O) 중 선택된 산화 소오스 가스와 H2(또는 D2), N2, Ar, He 중 선택된 분위기 가스를 적용하여, 700∼1100℃의 열처리로 수행하거나, 25∼600℃의 플라즈마 처리로 진행할 수 있다.Meanwhile, the gate reoxidation process is performed by applying a source gas selected from O 2 , H 2 O (or D 2 O), and an atmosphere gas selected from H 2 (or D 2 ), N 2 , Ar, and He, 700 to The heat treatment may be performed at 1100 ° C., or may be performed at 25 to 600 ° C. plasma treatment.

또한, 상기 게이트 재산화 공정에 의해 소오스측 게이트 에지에 형성된 게이트 버즈비크 산화막이 드레인측 게이트 에지에 형성된 게이트 버즈비크 산화막 보다 5∼50Å 만큼 더 두꺼운 것이 바람직하다.Further, it is preferable that the gate buzzbeek oxide film formed at the source side gate edge is thicker by 5 to 50 kV than the gate buzzbeek oxide film formed at the drain side gate edge by the gate reoxidation process.

본 발명에서는 소오스측 게이트 에지에는 상대적으로 두꺼운 게이트 버즈비크 산화막이 구비되고, 드레인측 게이트 에지에는 상대적으로 얇은 게이트 버즈비크 산화막이 구비된 비대칭 버즈비크 산화막을 갖는 게이트 전극 구조를 제안한다. 또한, 본 발명에서는 이러한 구조의 게이트 전극 구조를 형성하기 위하여 게이트 재산화 공정 전에 게이트 전극의 드레인측 에지 부분을 캡핑하는 산화막을 형성하는 공정을 추가하였다. 이 경우, 캐패시터가 콘택되는 소오스측 게이트 에지에는 상대적으로 두꺼운 게이트 버즈비크 산화막이 존재하기 때문에 GIDL 전류를 줄일 수 있으며, 비트라인이 콘택되어 GIDL 전류가 발생하더라도 데이터 리텐션 타임에 큰 영향을 주지 않는 드레인측 게이트 에지에 상대적으로 얇은 게이트 버즈비크 산화막이 존재하기 때문에 전체적인 게이트 산화막의 유효 두께 증가를 억제함으로써 문턱전압의 증가 및 구동전류의 감소를 방지할 수 있게 된다.
The present invention proposes a gate electrode structure having an asymmetric Buzzbeek oxide film having a relatively thick gate Buzzbeek oxide film at the source side gate edge and a relatively thin gate Buzzbeek oxide film at the drain side gate edge. Further, in the present invention, a step of forming an oxide film capping the drain side edge portion of the gate electrode before the gate reoxidation process is added to form the gate electrode structure of such a structure. In this case, the GIDL current can be reduced because a relatively thick gate Buzzbeek oxide film is present at the source side gate edge where the capacitor is contacted. Since a relatively thin gate Buzzbeek oxide film exists at the drain side gate edge, it is possible to suppress an increase in the effective thickness of the entire gate oxide film, thereby preventing the increase of the threshold voltage and the reduction of the driving current.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 게이트 전극 형성 공정을 나타낸 단면도이다.1A to 1E are cross-sectional views illustrating a gate electrode forming process of a semiconductor device according to an embodiment of the present invention.

본 실시예에 따른 반도체 소자의 게이트 전극 형성 공정은, 우선 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 소자분리막(21)을 형성하여 활성 영역을 정의하고, 활성 영역 표면에 게이트 산화막(22)을 성장시킨 후, 게이트 산화막(22) 상에 게이트 전극용 전도막으로서 폴리실리콘막(23) 및 금속막(24)을 차례로 증착하고, 그 상부에 하드마스크 질화막(25)을 증착한다.In the process of forming a gate electrode of a semiconductor device according to the present embodiment, first, as shown in FIG. 2A, an isolation layer 21 is formed on a silicon substrate 20 to define an active region, and a gate oxide film ( After growing 22, a polysilicon film 23 and a metal film 24 are sequentially deposited on the gate oxide film 22 as a conductive film for the gate electrode, and a hard mask nitride film 25 is deposited thereon.

이어서, 게이트 전극 마스크를 사용한 사진 공정 및 건식 식각 공정을 진행하여 게이트 전극 패턴을 형성한다.Subsequently, a photolithography process and a dry etching process using a gate electrode mask are performed to form a gate electrode pattern.

다음으로, 도 2b에 도시된 바와 같이 전체 구조 표면을 따라 30∼500Å 두께의 캡핑 산화막(26)을 증착한다. 이때, 캡핑 산화막(26)으로는 실리콘산화막(SiO2)을 사용하는 것이 가장 바람직하나, 이 외에 Al2O3, HfO2, ZrO2 , SiON을 사용할 수 있다. 또한, 캡핑 산화막(26) 증착시 0∼350℃의 저온 증착 공정을 적용하는 것이 바람직하다.Next, as shown in FIG. 2B, a capping oxide film 26 having a thickness of 30 to 500 Å is deposited along the entire structure surface. In this case, as the capping oxide layer 26, a silicon oxide layer (SiO 2 ) is most preferably used. In addition, Al 2 O 3 , HfO 2 , ZrO 2 , and SiON may be used. In addition, it is preferable to apply a low-temperature deposition process of 0 to 350 ° C when depositing the capping oxide layer 26.

이어서, 도 2c에 도시된 바와 같이 포토마스크 공정을 진행하여 셀 영역의 드레인 영역을 덮는 포토레지스트 패턴(27)을 형성한다.Subsequently, as shown in FIG. 2C, a photomask process is performed to form a photoresist pattern 27 covering the drain region of the cell region.

계속하여, 도 2d에 도시된 바와 같이 포토레지스트 패턴(27)을 식각 베리어로 사용하여 캡핑 산화막(26)을 선택적으로 식각한다. 이에 따라 셀 영역의 드레인 영역 표면 및 드레인측 게이트 패턴의 측벽에 캡핑 산화막(26a)이 잔류하게 된다.Subsequently, as shown in FIG. 2D, the capping oxide layer 26 is selectively etched using the photoresist pattern 27 as an etching barrier. As a result, the capping oxide layer 26a remains on the drain region surface of the cell region and the sidewall of the drain side gate pattern.

다음으로, 도 2e에 도시된 바와 같이 게이트 재산화 공정을 실시한다. 여기 서, 게이트 재산화 공정은 O2, H2O(또는 D2O) 등의 산화 소오스 가스와 H2(또는 D2), N2, Ar, He 등의 분위기 가스를 적용하여, 700∼1100℃의 열처리를 수행하거나 25∼600℃의 플라즈마 처리를 진행하여 50∼300Å 두께의 산화막(28)을 성장시킨다. 한편, 드레인측에 잔류하는 캡핑 산화막(26a)에 의해 게이트 재산화 공정에 의해 게이트 에지에 형성된 게이트 버즈비크 산화막의 두께가 비대칭적으로 나타난다. 즉, 소오스측 게이트 에지에는 상대적으로 두꺼운 게이트 버즈비크 산화막(B)이 형성되는 반면, 드레인측 게이트 에지에는 캡핑 산화막(26a)에 의해 상대적으로 얇은 게이트 버즈비크 산화막(C)이 형성된다. 이때, 소오스측 게이트 에지에 형성된 게이트 버즈비크 산화막(B)과 드레인측 게이트 에지에 형성된 게이트 버즈비크 산화막(C)의 두께 차이는 5∼50Å 정도로 제어하는 것이 바람직하다.Next, a gate reoxidation process is performed as shown in FIG. 2E. Here, the gate reoxidation process is performed by applying an oxide gas such as O 2 , H 2 O (or D 2 O), and an atmosphere gas such as H 2 (or D 2 ), N 2 , Ar, or He, to 700 to Heat treatment at 1100 ° C. or plasma treatment at 25 to 600 ° C. is performed to grow an oxide film 28 having a thickness of 50 to 300 kPa. On the other hand, with the capping oxide film 26a remaining on the drain side, the thickness of the gate Buzzbeek oxide film formed at the gate edge by the gate reoxidation process appears asymmetrically. That is, a relatively thick gate Buzzbeek oxide film B is formed at the source side gate edge, while a relatively thin gate Buzzbeek oxide film C is formed at the drain side gate edge by the capping oxide film 26a. At this time, it is preferable to control the thickness difference between the gate buzzbeek oxide film B formed at the source side gate edge and the gate buzzbeek oxide film C formed at the drain side gate edge at about 5 to 50 kPa.

한편, 캡핑 산화막(26a)은 후속 공정을 진행함에 따라 제거될 수 있다.Meanwhile, the capping oxide layer 26a may be removed as the subsequent process proceeds.

이상의 실시예와 같은 공정을 진행하는 경우, 전술한 바와 같이 게이트 재산화 공정에 의해 게이트 에지에 형성된 게이트 버즈비크 산화막의 두께가 비대칭적으로 나타난다. 이는 드레인측에 잔류하는 캡핑 산화막(26a)의 존재에 기인한 것이다.When the same process as in the above embodiment is carried out, as described above, the thickness of the gate Buzzbeek oxide film formed at the gate edge by the gate reoxidation process is asymmetric. This is due to the presence of the capping oxide film 26a remaining on the drain side.

따라서, 캐패시터가 콘택되는 소오스측 게이트 에지에는 상대적으로 두꺼운 게이트 버즈비크 산화막(B)이 존재하기 때문에 GIDL 전류를 줄일 수 있으며, 비트라인이 콘택되어 GIDL 전류가 발생하더라도 데이터 리텐션 타임에 큰 영향을 주지 않는 드레인측 게이트 에지에는 상대적으로 얇은 게이트 버즈비크 산화막(C)이 존 재하기 때문에 전체적인 게이트 산화막의 유효 두께 증가를 억제함으로써 문턱전압의 증가 및 구동전류의 감소를 최소화할 수 있다.
Therefore, since the relatively thick gate Buzzbeek oxide (B) is present at the source side gate edge where the capacitor contacts, the GIDL current can be reduced, and even if the bit line is contacted to generate the GIDL current, the data retention time is greatly affected. Since a relatively thin gate Buzzbeek oxide film (C) exists at the drain side gate edge, which is not used, an increase in the threshold voltage and a decrease in driving current can be minimized by suppressing an increase in the effective thickness of the entire gate oxide film.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 하드마스크 질화막/금속/폴리실리콘 적층 구조를 일례로 들어 설명하였으나, 하드마스크 질화막/실리사이드/폴리실리콘 적층 구조와 같이 금속화된 게이트 구조를 가지며 게이트 재산화 공정을 진행하는 모든 소자에 본 발명은 적용된다.For example, in the above-described embodiment, the hard mask nitride film / metal / polysilicon stack structure has been described as an example, but has a metallized gate structure such as a hard mask nitride film / silicide / polysilicon stack structure and performs a gate reoxidation process. The invention applies to all devices.

또한, 전술한 실시예에서는 셀 영역에만 비대칭 게이트 버즈비크 산화막 구조를 적용하는 경우를 일례로 들어 설명하였으나, 본 발명에서는 해당 트랜지스터에 요구되는 전기적 특성에 따라 주변회로 영역에서도 비대칭 게이트 버즈비크 산화막 구조를 적용할 수 있으며, 선택적으로 일부의 게이트 전극에 대하여 대칭 게이트 버즈비크 산화막 구조를 적용할 수 있다.
In addition, in the above-described embodiment, the case where the asymmetric gate Buzzbeek oxide structure is applied to only the cell region has been described as an example. However, in the present invention, the asymmetric gate Buzzbee oxide structure is also applied to the peripheral circuit area according to the electrical characteristics required for the transistor. It is possible to apply, and optionally, a symmetrical gate Buzzbeek oxide structure can be applied to some gate electrodes.

전술한 본 발명은 GIDL 전류를 최소화하면서 문턱전압의 증가 및 구동전류의 감소를 억제할 수 있으며, 이로 인하여 반도체 소자의 전기적 특성을 개선하는 효 과를 기대할 수 있다.The present invention described above can suppress the increase of the threshold voltage and the decrease of the driving current while minimizing the GIDL current, thereby improving the electrical characteristics of the semiconductor device can be expected.

Claims (10)

실리콘 기판 상에 표면에 형성된 게이트 산화막;A gate oxide film formed on a surface of the silicon substrate; 상기 게이트 산화막에 적층된 금속화된 게이트 전극 패턴; 및A metallized gate electrode pattern stacked on the gate oxide layer; And 상기 게이트 전극 패턴과 상기 게이트 산화막이 만나는 게이트 에지 부분에 제공되는 게이트 버즈비크 산화막을 구비하며,A gate burj bevy oxide film provided at a gate edge portion where the gate electrode pattern and the gate oxide film meet each other, 소오스측 게이트 에지 부분의 게이트 버즈비크 산화막이 드레인측 게이트 에비 부분의 게이트 버즈비크 산화막에 비해 상대적으로 두꺼운 두께를 가지는 것을 특징으로 하는 반도체 소자의 게이트 전극.A gate electrode of a semiconductor device, wherein the gate Buzzbeek oxide film of the source side gate edge portion has a relatively thick thickness compared to the gate Buzzbeek oxide film of the drain side gate edge portion. 제1항에 있어서,The method of claim 1, 상기 소오스측 게이트 에지 부분의 게이트 버즈비크 산화막이 상기 드레인측 게이트 에비 부분의 게이트 버즈비크 산화막에 비해 5∼50Å 만큼 두꺼운 것을 특징으로 하는 반도체 소자의 게이트 전극.And a gate buzzbeek oxide film on the source side gate edge portion is 5 to 50 kW thicker than a gate buzzbeek oxide film on the drain side gate edge portion. 실리콘 기판 상에 게이트 산화막을 형성하는 단계;Forming a gate oxide film on the silicon substrate; 상기 게이트 산화막 상에 금속화된 게이트 전극용 전도막을 포함하는 게이트 전극 패턴을 형성하는 단계;Forming a gate electrode pattern including a metallized conductive film for the gate electrode on the gate oxide film; 드레인 영역 표면 및 상기 게이트 전극 패턴의 드레인측 측벽을 선택적으로 덮는 캡핑 산화막 패턴을 형성하는 단계; 및Forming a capping oxide layer pattern selectively covering a drain region surface and a drain side sidewall of the gate electrode pattern; And 상기 캡핑 산화막 패턴이 형성된 전체 구조에 대하여 게이트 재산화 공정을 수행하는 단계Performing a gate reoxidation process on the entire structure of the capping oxide layer pattern; 를 포함하는 반도체 소자의 게이트 전극 형성방법.Gate electrode forming method of a semiconductor device comprising a. 제3항에 있어서,The method of claim 3, 상기 캡핑 산화막 패턴을 형성하는 단계는,Forming the capping oxide layer pattern, 상기 게이트 전극 패턴이 형성된 전체 구조 표면을 따라 캡핑 산화막을 형성하는 단계;Forming a capping oxide film along an entire structure surface on which the gate electrode pattern is formed; 포토마스크 공정을 통해 상기 갭핑 산화막 상에 상기 드레인 영역을 덮는 포토레지스트 패턴을 형성하는 단계; 및Forming a photoresist pattern on the gapping oxide layer to cover the drain region through a photomask process; And 상기 포토레지스트 패턴을 식각 베리어로 사용하여 노출된 상기 캡핑 산화막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.And selectively etching the exposed capping oxide layer by using the photoresist pattern as an etching barrier. 제4항에 있어서,The method of claim 4, wherein 상기 캡핑 산화막은 SiO2, Al2O3, HfO2, ZrO2, SiON 중 적어도 어느 하나의 물질로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.The capping oxide film is a gate electrode forming method of a semiconductor device, characterized in that made of at least one material of SiO 2 , Al 2 O 3 , HfO 2 , ZrO 2 , SiON. 제5항에 있어서,The method of claim 5, 상기 캡핑 산화막은 30∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.And the capping oxide film is formed to a thickness of 30 to 500 kV. 제6항에 있어서,The method of claim 6, 상기 캡핑 산화막은 0∼350℃의 저온 증착 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.The capping oxide film is a gate electrode forming method of a semiconductor device, characterized in that formed through a low temperature deposition process of 0 ~ 350 ℃. 제4항에 있어서,The method of claim 4, wherein 상기 게이트 재산화 공정은 O2, H2O(또는 D2O) 중 선택된 산화 소오스 가스와 H2(또는 D2), N2, Ar, He 중 선택된 분위기 가스를 적용하여 700∼1100℃의 열처리로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.The gate reoxidation process is performed by applying a source oxide gas selected from O 2 , H 2 O (or D 2 O) and an atmosphere gas selected from H 2 (or D 2 ), N 2 , Ar, and He. A method for forming a gate electrode of a semiconductor device, characterized in that performed by heat treatment. 제4항에 있어서,The method of claim 4, wherein 상기 게이트 재산화 공정은 O2, H2O(또는 D2O) 중 선택된 산화 소오스 가스와 H2(또는 D2), N2, Ar, He 중 선택된 분위기 가스를 적용하여 25∼600℃의 플라즈마 처리로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.The gate reoxidation process is performed by applying an oxide gas selected from O 2 , H 2 O (or D 2 O) and an atmosphere gas selected from H 2 (or D 2 ), N 2 , Ar, and He. A method of forming a gate electrode of a semiconductor device, characterized in that it proceeds by plasma processing. 제8항 또는 제9항에 있어서,The method according to claim 8 or 9, 상기 게이트 재산화 공정에 의해 소오스측 게이트 에지에 형성된 게이트 버즈비크 산화막이 드레인측 게이트 에지에 형성된 게이트 버즈비크 산화막 보다 5∼50Å 만큼 더 두꺼운 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.And a gate burj bevy oxide film formed at the source side gate edge by the gate reoxidation process is 5 to 50 kW thicker than the gate buzz bee oxide film formed at the drain side gate edge.
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