KR100744690B1 - Method for manufacturing a semiconductor memory device - Google Patents

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장세억
주문식
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Abstract

A method for fabricating a semiconductor memory device is provided to maximize the reliability of the device and current drivability by forming different gate insulating layers in a cell region and a peripheral region. A recess(23) is formed in a cell region of a semiconductor substrate(21), and then a first gate insulating layer(24) is formed on the substrate. A first polycrystal silicon layer is formed to bury the recess and cover a surface of the first gate insulating layer. The first gate insulating layer is selectively etched, and then a second gate insulating layer(27) of high dielectric is formed on the entire surface of the substrate. The second gate insulating layer is selectively etched and removed from the cell region. A second polycrystal silicon is formed on the first and second gate insulating layers.

Description

반도체 메모리 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR MEMORY DEVICE}Method of manufacturing a semiconductor memory device {METHOD FOR MANUFACTURING A SEMICONDUCTOR MEMORY DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art;

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 리세스 24 : 제1 게이트절연막23 recess 24 first gate insulating film

25 : 제1폴리실리콘 26 : 제1마스크패턴25: first polysilicon 26: the first mask pattern

27 : 제2 게이트절연막 28 : 제2마스크패턴27: second gate insulating film 28: second mask pattern

29 : 제2폴리실리콘29: second polysilicon

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 반도체 메모리 소자의 게이트절연막 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a gate insulating film of a semiconductor memory device.

반도체 메모리 소자가 고집적화 될수록 고속(High Speed)특성이 더욱 요구되고 있다. 반도체 메모리 소자의 속도를 높이기 위해 트랜지스터의 게이트절연막(Gate Dielectrics)을 얇게 형성하는 방법이 제시되었다. 그러나, 현재 게이트절연막으로 흔히 사용하고 있는 SiO2 또는 SiON의 경우 막의 두께를 너무 얇게 하면 누설전류(Leakage Current)가 증가하여 두께를 낮추는데 한계가 있다.As semiconductor memory devices become more integrated, high speed characteristics are increasingly required. In order to increase the speed of a semiconductor memory device, a method of thinly forming a gate dielectric of a transistor (Gate Dielectrics) has been proposed. However, in the case of SiO 2 or SiON, which is commonly used as a gate insulating film, if the thickness of the film is made too thin, there is a limit to lowering the thickness by increasing the leakage current.

이로 인해, 종래의 게이트절연막보다 유전상수가 큰 고유전체 게이트절연막(High-k Gate Dielectrics)을 사용하여 물리적 두께는 두꺼워도 전기적 두께가 얇으면서 누설전류를 억제할 수 있는 방법이 시도되고 있다. For this reason, using high-k gate dielectrics (high-k gate dielectrics) having a higher dielectric constant than conventional gate insulating films has been attempted to suppress leakage current while having a small electrical thickness but a thin electrical thickness.

한편, 디램(DRAM)과 같은 반도체 메모리 소자의 경우 셀 트랜지스터(Cell Transistor)의 신뢰성이 높아야 한다. 그러나, 상기한 고유전체 게이트절연막을 사용할 경우 높은 계면 포획 전하(Interface Trap Charge:Dit)로 인해 신뢰성 높은 소자를 형성할 수 없는 문제점이 있다. Meanwhile, in the case of a semiconductor memory device such as a DRAM, the reliability of a cell transistor should be high. However, when using the high-k gate insulating film described above, there is a problem in that a reliable device cannot be formed due to a high interface trap charge (Dit).

따라서, 반도체 메모리 소자의 셀영역에 사용되는 게이트절연막은 주변영역에 비해 전기적 두께가 두껍고, 신뢰성이 높은 종래의 열산화막을 사용하고, 주변영역은 고유전체 게이트절연막으로 형성하는 기술이 제안되었다.Accordingly, a technique has been proposed in which a gate insulating film used in a cell region of a semiconductor memory device uses a conventional thermal oxide film having a higher electrical thickness and higher reliability than a peripheral region, and a peripheral region is formed of a high dielectric gate insulating film.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 메모리 소자의 제조방법을 설 명하기 위한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art.

도 1a에 도시된 바와 같이, 셀영역과 주변영역이 정의되고, 소자분리막(12)이 형성된 반도체 기판(11)의 전면에 게이트열산화막(13)(이하, 제1 게이트열산화막이라 함)을 형성한다.As shown in FIG. 1A, a gate thermal oxide film 13 (hereinafter referred to as a first gate thermal oxide film) is formed on an entire surface of a semiconductor substrate 11 on which a cell region and a peripheral region are defined, and the device isolation film 12 is formed. Form.

이어서, 주변영역의 제1 게이트열산화막(13)을 오픈시키는 제1마스크패턴(14)을 형성한다. Next, a first mask pattern 14 for opening the first gate thermal oxide film 13 in the peripheral region is formed.

이어서, 제1마스크패턴(14)을 식각마스크로 주변영역의 제1 게이트열산화막(13)을 식각하고, 제1마스크패턴(14)을 제거한다.Subsequently, the first gate thermal oxide layer 13 in the peripheral region is etched using the first mask pattern 14 as an etch mask, and the first mask pattern 14 is removed.

도 1b에 도시된 바와 같이, 셀영역의 제1 게이트열산화막(13)을 포함한 전면에 고유전체 게이트열산화막(15)(이하, 제2 게이트열산화막이라 함)을 형성한다.As shown in FIG. 1B, a high-k gate thermal oxide film 15 (hereinafter referred to as a second gate thermal oxide film) is formed on the entire surface including the first gate thermal oxide film 13 in the cell region.

이어서, 셀영역의 제2 게이트열산화막(15)을 오픈시키는 제2마스크패턴(16)을 형성한다.Subsequently, a second mask pattern 16 for opening the second gate thermal oxide film 15 in the cell region is formed.

도 1c에 도시된 바와 같이, 제2마스크패턴(16)을 식각마스크로 셀영역의 제2게이트열산화막(15)을 식각한다.As illustrated in FIG. 1C, the second gate thermal oxide layer 15 of the cell region is etched using the second mask pattern 16 as an etch mask.

이때, 셀영역의 제2 게이트열산화막(15)을 식각하는 공정에서 셀영역의 제1게이트열산화막(13)이 손상(Damage)을 입어 신뢰성 있는 반도체 메모리 소자를 제작할 수 없는 문제점이 있다.In this case, in the process of etching the second gate thermal oxide film 15 of the cell region, the first gate thermal oxide film 13 of the cell region may be damaged, and thus, a reliable semiconductor memory device may not be manufactured.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 셀영역과 주변영역에 서로 다른 게이트절연막 형성시 셀영역의 게이트절연막이 손상입 는 것을 방지하기 위한 반도체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method of manufacturing a semiconductor memory device for preventing the gate insulating film of the cell region from being damaged when different gate insulating films are formed in the cell region and the peripheral region. Its purpose is to.

상기 목적을 달성하기 위한 본 발명은 셀영역과 주변영역이 정의된 반도체 기판의 셀영역에 리세스를 형성하는 단계, 상기 리세스를 포함하는 전면에 게이트절연막을 형성하는 단계, 상기 리세스를 매립하는 제1폴리실리콘을 형성하는 단계, 상기 주변영역에 형성된 게이트절연막을 선택적 식각하는 단계, 상기 반도체 기판 전면에 고유전체 게이트절연막을 형성하는 단계, 상기 셀영역에 형성된 고유전체 게이트절연막을 선택적 식각하는 단계, 상기 게이트절연막 및 고유전체 게이트절연막 상에 제2폴리실리콘을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a recess in a cell region of a semiconductor substrate in which a cell region and a peripheral region are defined, forming a gate insulating film on the entire surface including the recess, and filling the recess. Forming a first polysilicon, selectively etching a gate insulating film formed on the peripheral region, forming a high dielectric gate insulating film on the entire surface of the semiconductor substrate, and selectively etching a high dielectric gate insulating film formed on the cell region And forming a second polysilicon on the gate insulating film and the high dielectric gate insulating film.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with a preferred embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(21)에 소자분리막(22)을 형성한다. 여기서, 소자분리막(22)은 활성영역을 정의하기 위한 것으로, 후속 리세스보다 더 깊게 형성한다.As shown in FIG. 2A, the device isolation layer 22 is formed on the semiconductor substrate 21 in which the cell region and the peripheral region are defined. In this case, the device isolation layer 22 is for defining an active region, and is formed deeper than a subsequent recess.

이어서, 셀영역의 반도체 기판(21)에 리세스를 형성한다. 여기서, 리세스 (23)는 후속 게이트절연막 식각시 게이트절연막의 보호를 위한 것으로 1500Å∼2500Å의 두께로 형성한다. 또한, 리세스(23)는 채널길이(Channel Length)가 증가되는 효과가 있다.Subsequently, a recess is formed in the semiconductor substrate 21 in the cell region. Here, the recess 23 is for protecting the gate insulating layer during the subsequent etching of the gate insulating layer, and is formed to have a thickness of 1500 to 2500 nm. In addition, the recess 23 has an effect of increasing the channel length.

리세스(23)를 형성하기 위해 도시되지는 않았지만, 반도체 기판(21) 상에 리세스 예정지역이 오픈된 마스크패턴을 형성하고, 마스크패턴을 식각마스크로 반도체 기판(21)을 식각하여 리세스를 형성한다. 이때, 리세스 예정지역은 셀영역에만 존재하도록 마스크패턴을 형성한다.Although not shown in order to form the recess 23, a mask pattern having a predetermined recessed area is formed on the semiconductor substrate 21, and the semiconductor substrate 21 is etched using the mask pattern as an etch mask to recess the recess 23. To form. In this case, a mask pattern is formed to exist only in the cell region.

도 2b에 도시된 바와 같이, 리세스(23)를 포함한 반도체 기판(21) 전면에 게이트절연막(24)(이하, 제1 게이트절연막이라 함)을 형성한다. 여기서, 제1 게이트절연막(24)은 열산화막(SiO2)으로 형성한다.As shown in FIG. 2B, a gate insulating film 24 (hereinafter referred to as a first gate insulating film) is formed on the entire surface of the semiconductor substrate 21 including the recess 23. Here, the first gate insulating film 24 is formed of a thermal oxide film (SiO 2 ).

이어서, 리세스(23)를 채우면서 제1 게이트절연막(24) 상에 제1폴리실리콘(25)을 형성한다. 여기서, 제1폴리실리콘(25)은 후속 셀영역의 고유전체 게이트절연막(이하, 제2 게이트절연막이라 함) 식각시 제1 게이트절연막(24)의 손상을 방지하고, 게이트전극으로 사용하기 위한 것으로, 리세스(23)가 형성되지 않은 반도체 기판(21) 상부에 형성된 게이트절연막(24)으로부터 400Å∼1000Å의 두께가 되도록 형성한다.Subsequently, the first polysilicon 25 is formed on the first gate insulating layer 24 while filling the recess 23. Here, the first polysilicon 25 is used to prevent damage to the first gate insulating film 24 when etching the high-k gate insulating film (hereinafter, referred to as a second gate insulating film) in a subsequent cell region and to use it as a gate electrode. The gate insulating film 24 formed on the semiconductor substrate 21 where the recess 23 is not formed is formed so as to have a thickness of 400 to 1000 mW.

도 2c에 도시된 바와 같이, 제1폴리실리콘(25)을 식각하여 리세스(23) 내에만 잔류하도록 한다. 제1폴리실리콘(25)의 식각은 건식식각으로 실시하되, 리세스(23)가 형성되지 않은 반도체 기판(21) 상부에 형성된 제1 게이트절연막(24)이 드러날때까지 에치백(Etch Back)한다.As shown in FIG. 2C, the first polysilicon 25 is etched to remain only in the recess 23. Etching of the first polysilicon 25 may be performed by dry etching until the first gate insulating layer 24 formed on the semiconductor substrate 21 on which the recess 23 is not formed is exposed. do.

위와 같이, 제1폴리실리콘(25)은 리세스에 매립되면서 제1 게이트절연막(24)의 표면을 덮게된다. 이는, 후속 셀영역의 제2 게이트절연막 식각시 제1 게이트절연막(24)의 손상을 방지한다. As described above, the first polysilicon 25 is buried in the recess to cover the surface of the first gate insulating layer 24. This prevents damage to the first gate insulating film 24 when the second gate insulating film is etched in the subsequent cell region.

이어서, 제1 게이트절연막(24) 상에 주변영역의 제1 게이트절연막(24)이 오픈되도록 패터닝한 제1마스크패턴(26)을 형성한다. Subsequently, a first mask pattern 26 is formed on the first gate insulating layer 24 so that the first gate insulating layer 24 in the peripheral region is opened.

이어서, 제1마스크패턴(26)을 식각마스크로 주변영역의 제1 게이트절연막(24)을 식각한다. 제1 게이트절연막(24)의 식각은 습식식각을 실시한다. 이어서, 제1마스크패턴(26)을 제거한다. 제1마스크패턴(26)은 감광막으로 형성하고, 산소플라즈마로 제거한다.Subsequently, the first gate insulating layer 24 in the peripheral region is etched using the first mask pattern 26 as an etch mask. The first gate insulating layer 24 is etched by wet etching. Next, the first mask pattern 26 is removed. The first mask pattern 26 is formed of a photosensitive film and is removed by oxygen plasma.

도 2d에 도시된 바와 같이, 셀영역의 제1 게이트절연막(24)을 포함한 전면에 제2 게이트절연막(27)을 형성한다. 여기서, 제2 게이트절연막(27)은 HfO2, Al2O3 및 ZrO2의 그룹 중에서 선택된 어느 하나 또는 두가지 이상이 결합된 제2 게이트절연막(27)을 형성하되, 두가지 이상이 결합된 제2 게이트절연막(27)으로는 Hf-Al-O, Hf-Zr-O 및 Hf-Si-O-N으로 구성된 그룹 중에서 선택된 어느 하나를 사용하여 형성한다.As shown in FIG. 2D, the second gate insulating layer 27 is formed on the entire surface including the first gate insulating layer 24 of the cell region. Here, the second gate insulating layer 27 forms a second gate insulating layer 27 in which any one or two or more selected from the group consisting of HfO 2 , Al 2 O 3, and ZrO 2 are combined, and two or more are combined. The gate insulating film 27 is formed using any one selected from the group consisting of Hf-Al-O, Hf-Zr-O, and Hf-Si-ON.

이어서, 제2 게이트절연막(27) 상에 셀영역의 제2 게이트절연막(27)을 오픈시키는 제2마스크패턴(28)을 형성한다.Next, a second mask pattern 28 is formed on the second gate insulating film 27 to open the second gate insulating film 27 in the cell region.

이어서, 제2마스크패턴(28)을 식각마스크로 셀영역의 제2 게이트절연막(27)을 식각한다. 제2 게이트절연막(27)의 식각은 건식 또는 습식식각을 실시할 수 있다. 이어서, 제2마스크패턴(28)을 제거한다. 제2마스크패턴(28)은 감광막으로 형성하고, 산소플라즈마로 제거한다.Subsequently, the second gate insulating layer 27 of the cell region is etched using the second mask pattern 28 as an etch mask. The etching of the second gate insulating layer 27 may be performed by dry or wet etching. Next, the second mask pattern 28 is removed. The second mask pattern 28 is formed of a photosensitive film and removed by oxygen plasma.

이때, 셀영역의 제2 게이트절연막(27) 식각시에 리세스(23)에 매립된 제1폴리실리콘(25)이 리세스(23) 내의 제1 게이트절연막(24)이 식각환경에 노출되는 것을 방지하므로 제1 게이트절연막(24)은 손상되지 않는다. 제1폴리실리콘(25)이 덮이지 않고 반도체 기판(21) 상부로 노출된 제1 게이트절연막(24)은 실질적으로 채널역할을 하지 않고, 리세스(23) 내의 제1 게이트절연막(24) 주변에 채널이 형성되므로 노출된 게이트절연막(24)은 손상되어도 무방하다.At this time, when the second gate insulating layer 27 is etched in the cell region, the first polysilicon 25 buried in the recess 23 is exposed to the etching environment of the first gate insulating layer 24 in the recess 23. Since the first gate insulating film 24 is not damaged, the first gate insulating film 24 is not damaged. The first gate insulating film 24 which is not covered by the first polysilicon 25 and is exposed to the upper portion of the semiconductor substrate 21 does not substantially act as a channel, but surrounds the first gate insulating film 24 in the recess 23. Since the channel is formed in the exposed gate insulating film 24 may be damaged.

도 2e에 도시된 바와 같이, 셀영역의 제1 게이트절연막(24)과 주변영역의 제2 게이트절연막(27) 상에 제2폴리실리콘(29)을 형성한다.As shown in FIG. 2E, a second polysilicon 29 is formed on the first gate insulating film 24 in the cell region and the second gate insulating film 27 in the peripheral region.

여기서, 제2폴리실리콘(29)은 셀영역의 리세스(23)에 형성된 제1폴리실리콘(25)과 함께 후속 게이트패턴의 게이트전극으로 사용하기 위한 것이다.Here, the second polysilicon 29 is used as the gate electrode of the subsequent gate pattern together with the first polysilicon 25 formed in the recess 23 of the cell region.

따라서, 셀영역의 제1 게이트절연막(24)의 손상없이 셀영역에는 신뢰성이 높고 전기적 두께가 큰 열산화막, 주변영역은 고속이 가능한 제2 게이트절연막(27)을 형성할 수 있다.Therefore, a thermally oxidized film having high reliability and a large electrical thickness and a second gate insulating film 27 capable of high speed in the peripheral region can be formed in the cell region without damaging the first gate insulating film 24 in the cell region.

상기한 본 발명은, 셀영역에 리세스를 형성함으로써 셀영역의 제2 게이트절연막 식각시 하부 셀영역의 제1 게이트절연막의 손상을 방지할 수 있는 효과가 있다.According to the present invention, by forming a recess in the cell region, damage to the first gate insulating layer in the lower cell region may be prevented when the second gate insulating layer is etched in the cell region.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명에 의한 반도체 메모리 소자의 제조방법은 셀영역과 주변영역에 서로 다른 게이트절연막을 손상없이 형성하여 소자의 신뢰성과 전류구동력(Current Dirvability)의 극대화로 인한 고속 메모리 소자를 형성할 수 있는 효과가 있다.The method of manufacturing a semiconductor memory device according to the present invention as described above can form a high-speed memory device by maximizing the reliability and current driving power of the device by forming different gate insulating layers in the cell region and the peripheral region without damage. It works.

Claims (14)

셀영역과 주변영역을 포함하는 반도체 기판의 셀영역에 리세스를 형성하는 단계;Forming a recess in the cell region of the semiconductor substrate including the cell region and the peripheral region; 상기 리세스를 포함하는 상기 반도체 기판 상면에 제1 게이트절연막을 형성하는 단계;Forming a first gate insulating film on an upper surface of the semiconductor substrate including the recess; 상기 리세스를 매립하면서 제1 게이트절연막의 표면을 덮는 제1폴리실리콘막을 형성하는 단계;Forming a first polysilicon film covering the surface of the first gate insulating film while filling the recess; 상기 주변영역에 형성된 제1 게이트절연막을 선택적으로 식각하여 제거하는 단계;Selectively etching and removing the first gate insulating layer formed in the peripheral region; 상기 반도체 기판 전면에 고유전체로 제2 게이트절연막을 형성하는 단계;Forming a second gate insulating film with a high dielectric material on the entire surface of the semiconductor substrate; 상기 셀영역에 형성된 상기 제2 게이트절연막을 선택적으로 식각하여 제거하는 단계; 및Selectively etching and removing the second gate insulating layer formed in the cell region; And 상기 제1 게이트절연막 및 제2 게이트절연막 상에 제2폴리실리콘을 형성하는 단계Forming a second polysilicon on the first gate insulating film and the second gate insulating film 를 포함하는 반도체 메모리 소자의 제조방법.Method of manufacturing a semiconductor memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1폴리실리콘막을 형성하는 단계는,Forming the first polysilicon film, 상기 리세스가 매립되도록 상기 반도체 기판 상부에 제1폴리실리콘막을 증착하는 단계; 및Depositing a first polysilicon film on the semiconductor substrate to fill the recess; And 상기 리세스 내에만 잔류되도록 상기 제1폴리실리콘막을 식각하는 단계Etching the first polysilicon film so as to remain only in the recess 를 포함하는 반도체 메모리 소자의 제조방법.Method of manufacturing a semiconductor memory device comprising a. 제2항에 있어서,The method of claim 2, 상기 제1폴리실리콘막을 증착하는 단계는 상기 제1폴리실리콘막이 상기 제1 게이트절연막으로부터 400Å∼1000Å의 두께로 증착되도록 실시하는 반도체 메모리 소자의 제조방법.The depositing of the first polysilicon film is performed such that the first polysilicon film is deposited from the first gate insulating film to a thickness of 400 mW to 1000 mW. 제2항에 있어서,The method of claim 2, 상기 제1폴리실리콘막을 식각하는 단계는 에치백으로 실시하는 반도체 메모리 소자의 제조방법.The etching of the first polysilicon layer is performed by etching back. 제1항에 있어서,The method of claim 1, 상기 주변영역에 형성된 상기 제1 게이트절연막을 선택적 식각하여 제거하는 단계는,Selectively etching and removing the first gate insulating layer formed in the peripheral region, 상기 주변영역의 상기 제1 게이트절연막이 오픈되는 제1마스크패턴을 형성하는 단계;Forming a first mask pattern in which the first gate insulating layer in the peripheral region is opened; 상기 제1마스크패턴을 식각마스크로 상기 주변영역의 상기 제1 게이트절연막을 식각하는 단계; 및Etching the first gate insulating layer in the peripheral area using the first mask pattern as an etching mask; And 상기 제1마스크패턴을 제거하는 단계Removing the first mask pattern 를 포함하는 반도체 메모리 소자의 제조방법.Method of manufacturing a semiconductor memory device comprising a. 제1항 또는 제5항에 있어서,The method according to claim 1 or 5, 상기 제1 게이트절연막은 SiO2로 형성하는 반도체 메모리 소자의 제조방법.And the first gate insulating film is formed of SiO 2 . 제5항에 있어서,The method of claim 5, 상기 제1 게이트절연막을 식각하는 단계는 습식식각공정으로 실시하는 반도체 메모리 소자의 제조방법.The etching of the first gate insulating layer may be performed by a wet etching process. 제1항에 있어서,The method of claim 1, 상기 셀영역에 형성된 상기 제2 게이트절연막을 선택적 식각하여 제거하는 단계는,Selectively etching and removing the second gate insulating layer formed in the cell region, 상기 셀영역이 오픈되는 제2마스크패턴을 형성하는 단계;Forming a second mask pattern in which the cell region is opened; 상기 제2마스크패턴을 식각마스크로 상기 셀영역의 상기 제2 게이트절연막을 식각하는 단계; 및Etching the second gate insulating layer of the cell region using the second mask pattern as an etch mask; And 상기 제2마스크패턴을 제거하는 단계Removing the second mask pattern 를 포함하는 반도체 메모리 소자의 제조방법.Method of manufacturing a semiconductor memory device comprising a. 제1항 또는 제8항에 있어서,The method according to claim 1 or 8, 상기 제2 게이트절연막은 HfO2, Al2O3 및 ZrO2의 그룹 중에서 선택된 어느 하나 또는 적어도 두 가지 이상이 결합된 고유전체막으로 형성하는 것을 반도체 메모리 소자의 제조방법.And the second gate insulating layer is formed of a high-k dielectric film having at least two selected from the group consisting of HfO 2 , Al 2 O 3, and ZrO 2 . 제9항에 있어서,The method of claim 9, 상기 적어도 두 가지 이상이 결합된 고유전체막은 Hf-Al-O, Hf-Zr-O 및 Hf-Si-O-N으로 구성된 그룹 중에서 선택된 어느 하나인 반도체 메모리 소자의 제조방법.The method of manufacturing a semiconductor memory device, wherein the at least two high-k dielectric layers are one selected from the group consisting of Hf-Al-O, Hf-Zr-O, and Hf-Si-O-N. 제8항에 있어서,The method of claim 8, 상기 제2 게이트절연막을 식각하는 단계는 건식 또는 습식식각공정으로 실시하는 반도체 메모리 소자의 제조방법.The etching of the second gate insulating layer may be performed by a dry or wet etching process. 제5항 또는 제8항에 있어서,The method according to claim 5 or 8, 상기 제1마스크패턴과 제2마스크패턴은 감광막으로 형성하는 반도체 메모리 소자의 제조방법.The first mask pattern and the second mask pattern is formed of a photosensitive film manufacturing method of a semiconductor memory device. 제12항에 있어서,The method of claim 12, 상기 제1마스크패턴과 제2마스크패턴은 산소플라즈마로 제거하는 반도체 메모리 소자의 제조방법.And removing the first mask pattern and the second mask pattern with oxygen plasma. 제1항에 있어서,The method of claim 1, 상기 리세스는 1500Å∼2500Å의 깊이로 형성하는 반도체 메모리 소자의 제조방법.And the recesses are formed to a depth of 1500 ns to 2500 ns.
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* Cited by examiner, † Cited by third party
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