KR20070036203A - Method for manufacturing recess gate in semiconductor device - Google Patents

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KR20070036203A
KR20070036203A KR1020050090897A KR20050090897A KR20070036203A KR 20070036203 A KR20070036203 A KR 20070036203A KR 1020050090897 A KR1020050090897 A KR 1020050090897A KR 20050090897 A KR20050090897 A KR 20050090897A KR 20070036203 A KR20070036203 A KR 20070036203A
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gate
forming
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공필구
김은미
김석기
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주식회사 하이닉스반도체
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Abstract

본 발명은 활성영역의 탑코너 에지와 게이트산화막간 계면에서 게이트산화막 두께가 취약해지는 것을 방지할 수 있는 반도체소자의 리세스게이트 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 리세스게이트 제조 방법은 반도체기판 상에 패드산화막과 유기반사방지막을 형성하는 단계; 상기 유기반사방지막 상에 감광막을 이용한 리세스마스크를 형성하는 단계; 상기 리세스마스크를 식각배리어로 상기 유기반사방지막과 패드산화막을 식각하는 단계; 상기 리세스마스크를 식각배리어로 패드산화막 식각후 노출된 상기 반도체기판의 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계; 후처리식각을 진행하여 상기 리세스마스크, 유기반사방지막 및 패드산화막을 제거하면서 상기 리세스패턴의 탑코너를 라운딩처리하는 단계; 상기 라운딩처리된 리세스패턴을 포함한 활성영역 상에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함한다.The present invention is to provide a method for manufacturing a recess gate of a semiconductor device which can prevent the gate oxide film thickness from becoming weak at the interface between the top corner edge of the active region and the gate oxide film. The method includes forming a pad oxide film and an organic antireflection film on a semiconductor substrate; Forming a recess mask using a photosensitive film on the organic antireflection film; Etching the organic antireflection film and the pad oxide film using the recess mask as an etching barrier; Forming a recess pattern by etching the active region of the exposed semiconductor substrate to a predetermined depth after etching the pad oxide layer with the recess mask; Performing a post-process etching to round the top corner of the recess pattern while removing the recess mask, the organic antireflection film, and the pad oxide film; Forming a gate oxide layer on an active region including the rounded recess pattern; And forming a recess gate having a lower portion embedded in the recess pattern and an upper portion protruding from the surface of the semiconductor substrate on the gate oxide layer.

리세스게이트, 탑코너, 후처리식각, PET Recess gate, top corner, post-treatment etching, PET

Description

반도체소자의 리세스게이트 제조 방법{METHOD FOR MANUFACTURING RECESS GATE IN SEMICONDUCTOR DEVICE}Recess gate manufacturing method of semiconductor device {METHOD FOR MANUFACTURING RECESS GATE IN SEMICONDUCTOR DEVICE}

도 1a는 종래기술에 따른 반도체소자의 리세스게이트 구조를 도시한 도면,1A is a view illustrating a recess gate structure of a semiconductor device according to the prior art;

도 1b는 도 1a의 활성영역의 에지를 확대한 도면,1B is an enlarged view of an edge of the active region of FIG. 1A;

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 리세스 게이트 제조 방법을 도시한 공정 단면도, 2A through 2C are cross-sectional views illustrating a method of manufacturing a recess gate of a semiconductor device in accordance with an embodiment of the present invention;

도 2d는 도 2c에 따른 활성영역의 에지를 상세히 보여주는 도면.Figure 2d shows in detail the edge of the active area according to figure 2c;

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체기판 21a : 활성영역21 semiconductor substrate 21a active region

22 : 패드산화막 24 : 유기반사방지막22: pad oxide film 24: organic antireflection film

25 : 리세스마스크 26 : 리세스패턴25: recess mask 26: recess pattern

27 : 게이트산화막 28 : 게이트폴리실리콘27: gate oxide film 28: gate polysilicon

29 : 게이트금속 30 : 게이트하드마스크질화막29 gate metal 30 gate hard mask nitride film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 리세스게이트 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of manufacturing a recess gate of a semiconductor device.

0.10㎛ 미만의 반도체장치의 DRAM 공정 진행시 소자의 전기적특성 관점에서의 채널길이 증가와 문턱전압 험프(Vt hump) 특성 개선을 위하여 리세스게이트 공정(Recess gate process)을 적용하고 있다.A recess gate process is applied to increase the channel length and improve the threshold voltage hump characteristic in terms of the electrical characteristics of the device during the DRAM process of less than 0.10 μm.

도 1a는 종래기술에 따른 반도체소자의 리세스게이트 구조를 도시한 도면이고, 도 1b는 도 1a의 활성영역의 에지를 확대한 도면이다.1A is a view illustrating a recess gate structure of a semiconductor device according to the related art, and FIG. 1B is an enlarged view of an edge of an active region of FIG. 1A.

도 1a를 참조하면, 반도체 기판(11)의 소정영역에 트렌치 구조의 소자분리막(12)을 형성한다. 이와 같은 일련의 공정에 의해 소자분리막(12)을 제외한 나머지 지역은 활성영역(11a)으로 정의된다.Referring to FIG. 1A, a device isolation film 12 having a trench structure is formed in a predetermined region of the semiconductor substrate 11. Through this series of processes, the remaining region except for the device isolation layer 12 is defined as the active region 11a.

이어서, 반도체기판(11)의 활성영역(11a)을 소정깊이로 식각하는 리세스게이트 식각공정을 진행하여 리세스패턴(13)을 형성한다.Subsequently, a recess gate etching process of etching the active region 11a of the semiconductor substrate 11 to a predetermined depth is performed to form the recess pattern 13.

이어서, 리세스패턴(13)을 포함한 전면에 게이트산화막(14)을 형성한 후, 게이트산화막(14) 상에 리세스패턴(13)을 매립할 때까지 게이트폴리실리콘(15)을 증착한다. 이어서, 게이트폴리실리콘(15) 상에 게이트금속(16)과 게이트하드마스크질화막(17)을 증착한다.Subsequently, after the gate oxide film 14 is formed on the entire surface including the recess pattern 13, the gate polysilicon 15 is deposited until the recess pattern 13 is buried on the gate oxide film 14. Subsequently, a gate metal 16 and a gate hard mask nitride film 17 are deposited on the gate polysilicon 15.

이어서, 게이트패터닝 공정을 진행하여 리세스 게이트(100)를 완성한다.Subsequently, the gate patterning process is performed to complete the recess gate 100.

그러나, 종래기술은 리세스게이트식각 및 이후 후속 열공정에서 형성된 활성 영역(11a)의 탑코너 에지 모양을 살펴보면(도 1b 참조), 활성영역의 탑코너 에지의 프로파일이 매우 샤프(Sharp)하며, 이러한 샤프한 모양으로 인해 활성영역(11a)의 에지에서 형성되는 게이트산화막의 두께(14a)가 활성영역(11a)의 표면 및 리세스패턴(13)의 측벽에 비해 매우 얇아져 취약함을 알 수 있다.However, in the prior art, when looking at the top corner edge shape of the active region 11a formed in the recess gate etching and subsequent thermal processes (see FIG. 1B), the profile of the top corner edge of the active region is very sharp, Due to this sharp shape, it can be seen that the thickness 14a of the gate oxide film formed at the edge of the active region 11a is very thin compared to the surface of the active region 11a and the sidewall of the recess pattern 13.

이렇게 취약한 활성영역과 게이트산화막의 계면으로 인해 GOI(Gate Oxide Intergrity) 페일이 발생하며, 이는 소자의 신뢰성에 치명적인 결함을 유발한다.Due to the interface between the fragile active region and the gate oxide layer, a gate oxide intergrity (GOI) fail occurs, which causes a critical defect in the reliability of the device.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 활성영역의 탑코너 에지와 게이트산화막간 계면에서 게이트산화막 두께가 취약해지는 것을 방지할 수 있는 반도체소자의 리세스게이트 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method for manufacturing a recess gate of a semiconductor device which can prevent the gate oxide film thickness from becoming weak at the interface between the top corner edge of the active region and the gate oxide film. Its purpose is to.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 리세스게이트 제조 방법은 반도체기판 상에 패드산화막과 유기반사방지막을 형성하는 단계; 상기 유기반사방지막 상에 감광막을 이용한 리세스마스크를 형성하는 단계; 상기 리세스마스크를 식각배리어로 상기 유기반사방지막과 패드산화막을 식각하는 단계; 상기 리세스마스크를 식각배리어로 패드산화막 식각후 노출된 상기 반도체기판의 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계; 후처리식각을 진행하여 상기 리 세스마스크, 유기반사방지막 및 패드산화막을 제거하면서 상기 리세스패턴의 탑코너를 라운딩처리하는 단계; 상기 라운딩처리된 리세스패턴을 포함한 활성영역 상에 게이트산화막을 형성하는 단계; 및 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 후처리식각은 산소성분과 스퍼터링성분을 포함하는 조건으로 진행하는 것을 특징으로 하며, 상기 후처리 식각은 O2와 아르곤의 혼합플라즈마를 사용하여 진행하는 것을 특징으로 한다.Recess gate manufacturing method of a semiconductor device of the present invention for achieving the above object comprises the steps of forming a pad oxide film and an organic antireflection film on a semiconductor substrate; Forming a recess mask using a photosensitive film on the organic antireflection film; Etching the organic antireflection film and the pad oxide film using the recess mask as an etching barrier; Forming a recess pattern by etching the active region of the exposed semiconductor substrate to a predetermined depth after etching the pad oxide layer with the recess mask; Performing a post-treatment etching to round the top corner of the recess pattern while removing the recess mask, the organic antireflection film, and the pad oxide film; Forming a gate oxide layer on an active region including the rounded recess pattern; And forming a recess gate having a lower portion embedded in the recess pattern and an upper portion protruding over the surface of the semiconductor substrate on the gate oxide layer. Characterized in that it proceeds under the conditions including the sputtering component, the post-treatment etching is characterized in that using a mixture plasma of O 2 and argon.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

후술하는 실시예에서는 리세스게이트 식각후 형성되는 리세스패턴의 탑코너를 라운딩처리하여 소자의 신뢰성을 향상시키고자 한다.In the below-described embodiment, the top corner of the recess pattern formed after the etching of the recess gate is rounded to improve the reliability of the device.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체소자의 리세스 게이트 제조 방법을 도시한 공정 단면도이고, 도 2d는 도 2c에 따른 활성영역의 에지를 상세히 보여주는 도면이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a recess gate of a semiconductor device in accordance with an embodiment of the present invention, and FIG. 2D is a view illustrating in detail an edge of an active region according to FIG. 2C.

도 2a에 도시된 바와 같이, 반도체 기판(21)의 소자분리예정지역에 트렌치구조의 소자분리막(23)을 형성한다. 이때, 소자분리막(23)은 잘 알려진 바와 같이 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다.As shown in FIG. 2A, a device isolation film 23 having a trench structure is formed in a device isolation region of the semiconductor substrate 21. In this case, the device isolation layer 23 is formed using a shallow trench isolation (STI) process as is well known.

위와 같은 소자분리막(22)에 의해 소자분리막(23)을 제외한 나머지 반도체기 판(21)은 활성영역(21a)으로 정의되고, 소자분리막(23) 공정시 사용된 패드산화막(22)은 잔류시킨다.The semiconductor substrate 21 except the device isolation layer 23 is defined as the active region 21a by the device isolation layer 22 as described above, and the pad oxide layer 22 used in the device isolation layer 23 process is left. .

다음으로, 소자분리막(22)이 형성된 반도체기판(21)의 패드산화막(22) 상에 유기반사방지막(Organic Bottom Anti Reflective Coating layer, 24)을 형성하고, 유기반사방지막(24) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 리세스마스크(25)를 형성한다.Next, an organic bottom anti reflective coating layer 24 is formed on the pad oxide film 22 of the semiconductor substrate 21 on which the device isolation layer 22 is formed, and a photoresist film is formed on the organic antireflection film 24. It is applied and patterned by exposure and development to form the recess mask 25.

이어서, 리세스마스크(25)를 식각배리어로 하여 유기반사방지막(24)을 식각하고, 연속해서 패드산화막(22)을 식각하여 리세스게이트로 예정된 반도체기판(21)의 활성영역(21a) 표면을 노출시킨다.Subsequently, the organic antireflection film 24 is etched using the recess mask 25 as an etch barrier, and the pad oxide film 22 is subsequently etched to surface the active region 21a of the semiconductor substrate 21, which is intended to be a recess gate. Expose

이어서, 리세스마스크(25)을 식각배리어로하여 노출된 활성영역(21a)을 소정 깊이로 식각하는 리세스게이트 식각 공정을 진행하여 리세스패턴(26)을 형성하는데, 이때 활성영역(21a)의 식각은 HBr/Cl2/O2의 혼합가스를 식각가스로 사용한다.Subsequently, the recess pattern 25 is formed by etching the exposed active region 21a to a predetermined depth using the recess mask 25 as an etch barrier to form the recess pattern 26. The etching of HBr / Cl 2 / O 2 is used as an etching gas.

도 2b에 도시된 바와 같이, 아르곤스퍼터링(산소를 혼합한 Ar/O2 plasma 이용)를 이용한 후처리식각(Post Etch Treatment; PET) 공정을 진행한다. 여기서, 후처리식각 공정은 하이파워(High power)를 사용하지 않고 1000W보다 낮은 파워(Low power)를 사용하여 과도한 스퍼터링에 의한 리세스패턴(26)의 탑코너에서의 실리콘격자결함 및 산화막(소자분리막) 손실을 최소화한다.As shown in FIG. 2b, a post etch treatment (PET) process is performed using argon sputtering (using Ar / O 2 plasma mixed with oxygen). Here, the post-treatment etching process is a silicon lattice defect and oxide film (device) in the top corner of the recess pattern 26 by excessive sputtering by using a low power than 1000W without using high power Separator) to minimize losses.

후처리식각의 메카니즘을 살펴보면, 아르곤과 산소의 혼합플라즈마에 노출된 리세스마스크(25), 유기반사방지막(24) 및 패드산화막(22)이 제거되고, 패드산화막 (22)까지 노출된 상태에서 계속해서 아르곤과 산소의 혼합플라즈마에 노출되는 리세스패턴(26)의 탑코너(Top corner)가 아르곤의 스퍼터링에 의해 식각되어 슬로프(Slope, S)를 가지게 된다. 이로써 리세스패턴(26)의 탑코너의 라운딩처리가 진행된 것이다.Looking at the post-treatment mechanism, the recess mask 25, the organic anti-reflective film 24 and the pad oxide film 22 exposed to the mixture of argon and oxygen are removed, and the pad oxide film 22 is exposed. Subsequently, the top corner of the recess pattern 26 exposed to the mixed plasma of argon and oxygen is etched by sputtering of argon to have a slope (S). As a result, the rounding of the top corner of the recess pattern 26 is performed.

상술한 바에 의하면, 감광막으로 형성한 리세스마스크(25)를 식각배리어로 진행하므로 아르곤 스퍼터링(Ar sputtering)에 의한 리세스패턴(26)의 탑코너 라운딩이 가능하다. 즉, 후처리 식각 공정시 산소성분은 리세스마스크(25), 유기반사방지막(24) 및 패드산화막(22)을 제거하는 역할을 하며, 아르곤과 같은 스퍼터링 성분은 리세스패턴의 탑코너를 스퍼터링하여 라운딩처리하는 것이다.According to the above, since the recess mask 25 formed of the photoresist film proceeds to the etching barrier, the top corner rounding of the recess pattern 26 by argon sputtering is possible. That is, during the post-treatment etching process, the oxygen component removes the recess mask 25, the organic antireflection film 24, and the pad oxide film 22, and a sputtering component such as argon sputters the top corner of the recess pattern. Rounding process.

한편, 하드마스크를 도입하여 리세스패턴을 형성하는 경우에는, 아르곤과 산소의 혼합플라즈마에 의해 하드마스크가 제거되지 않으므로, 리세스패턴(26)의 탑코너의 슬로프(S) 구조를 얻기 어렵다.On the other hand, in the case of forming the recess pattern by introducing the hard mask, since the hard mask is not removed by the mixed plasma of argon and oxygen, it is difficult to obtain the slope (S) structure of the top corner of the recess pattern 26.

따라서, 본 발명은 리세스패턴(26) 형성을 위한 식각공정시, 식각배리어로 감광막을 이용한 리세스마스크(25)를 사용해야 하며, 이로써 리세스패턴(26)의 탑코너의 라운딩 처리가 가능하다.Therefore, the present invention should use the recess mask 25 using the photosensitive film as an etching barrier during the etching process for forming the recess pattern 26, thereby rounding the top corner of the recess pattern 26. .

그리고, 유기반사방지막 식각, 리세스패턴을 형성하는 리세스게이트 식각 및 후처리식각 공정은 동일 챔버에서 진행하며, 여기서, 챔버는 ICP(Inductive Coupled Plasma) 방식의 플라즈마를 소스로 사용한다.The organic anti-reflection film etching, the recess gate etching and the post-treatment etching process for forming the recess pattern are performed in the same chamber, where the chamber uses an ICP (Inductive Coupled Plasma) plasma as a source.

도 2c에 도시된 바와 같이, 리세스패턴(26)을 포함한 전면에 게이트산화막 (27)을 형성한 후, 게이트산화막(27) 상에 리세스패턴(26)을 매립할 때까지 게이트폴리실리콘(28)을 증착한다. As shown in FIG. 2C, after the gate oxide layer 27 is formed on the entire surface including the recess pattern 26, the gate polysilicon layer may be formed until the recess pattern 26 is buried on the gate oxide layer 27. 28).

이어서, 게이트폴리실리콘(28) 상에 게이트금속(29)과 게이트하드마스크질화막(30)을 증착한다.Subsequently, the gate metal 29 and the gate hard mask nitride film 30 are deposited on the gate polysilicon 28.

이어서, 게이트패터닝 공정을 진행하여 리세스 게이트(200)를 완성한다. 여기서, 리세스게이트(200)는 리세스패턴(26)에 하부가 매립되고 상부가 반도체 기판의(21) 표면 위로 돌출되는 형태를 갖는다.Subsequently, the gate patterning process is performed to complete the recess gate 200. Here, the recess gate 200 has a shape in which a lower portion is embedded in the recess pattern 26 and an upper portion protrudes over the surface of the semiconductor substrate 21.

도 2d는 도 2c에 따른 활성영역의 에지를 상세히 보여주는 도면으로서, 리세스패턴(26)의 탑코너가 아르곤스퍼터링에 의해 라우딩처리된 상태이므로, 리세스패턴 상에 형성되는 게이트산화막(27)의 두께가 모든 영역에서 균일하다.FIG. 2D is a detailed view of the edge of the active region according to FIG. 2C. Since the top corner of the recess pattern 26 is routed by argon sputtering, the gate oxide layer 27 formed on the recess pattern is formed. The thickness of is uniform in all areas.

즉, 활성영역(21a)의 표면에서의 두께(d1), 리세스패턴(26)의 측벽에서의 두께(d3) 및 리세스패턴의 에지 탑코너에서의 두께(d2)가 모두 동일하여 균일한 두께를 갖는다.That is, the thickness d1 at the surface of the active region 21a, the thickness d3 at the sidewall of the recess pattern 26 and the thickness d2 at the edge top corner of the recess pattern are all the same and uniform. Has a thickness.

이처럼, 게이트산화막의 두께가 균일하면 소자의 신뢰성이 향상된다.As such, if the thickness of the gate oxide film is uniform, the reliability of the device is improved.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 리세스게이트 공정시 리세스패턴의 탑코너를 샤프한 모양에서 라운딩모양으로 바꾸어주므로써 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.The present invention has the effect of improving the reliability of the semiconductor device by changing the top corner of the recess pattern from the sharp shape to the rounded shape during the recess gate process.

Claims (6)

반도체기판 상에 패드산화막과 유기반사방지막을 형성하는 단계Forming a pad oxide film and an organic antireflection film on the semiconductor substrate 상기 유기반사방지막 상에 감광막을 이용한 리세스마스크를 형성하는 단계;Forming a recess mask using a photosensitive film on the organic antireflection film; 상기 리세스마스크를 식각배리어로 상기 유기반사방지막과 패드산화막을 식각하는 단계;Etching the organic antireflection film and the pad oxide film using the recess mask as an etching barrier; 상기 리세스마스크를 식각배리어로 패드산화막 식각후 노출된 상기 반도체기판의 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계;Forming a recess pattern by etching the active region of the exposed semiconductor substrate to a predetermined depth after etching the pad oxide layer with the recess mask; 후처리식각을 진행하여 상기 리세스마스크, 유기반사방지막 및 패드산화막을 제거하면서 상기 리세스패턴의 탑코너를 라운딩처리하는 단계;Performing a post-process etching to round the top corner of the recess pattern while removing the recess mask, the organic antireflection film, and the pad oxide film; 상기 라운딩처리된 리세스패턴을 포함한 활성영역 상에 게이트산화막을 형성하는 단계; 및Forming a gate oxide layer on an active region including the rounded recess pattern; And 상기 게이트산화막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계Forming a recess gate having a lower portion embedded in the recess pattern and an upper portion protruding over the surface of the semiconductor substrate on the gate oxide layer; 를 포함하는 반도체소자의 리세스게이트 제조 방법.Recess gate manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 후처리식각은,The post-treatment etching, 산소성분과 스퍼터링성분을 포함하는 조건으로 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.A method for manufacturing a recess gate in a semiconductor device, characterized by advancing under conditions containing an oxygen component and a sputtering component. 제2항에 있어서,The method of claim 2, 상기 후처리 식각은,The post-treatment etching, O2와 아르곤의 혼합플라즈마를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.A method of manufacturing a recess gate for a semiconductor device, characterized by advancing using a mixed plasma of O 2 and argon. 제3항에 있어서,The method of claim 3, 상기 후처리식각은,The post-treatment etching, 1000W보다 낮은 파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.A method for manufacturing a recess gate of a semiconductor device, characterized in that it proceeds using a power lower than 1000W. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 유기반사방지막과 패드산화막을 식각하는 단계, 리세스패턴을 형성하는 단계 및 상기 후처리식각은,Etching the organic anti-reflection film and the pad oxide film, forming a recess pattern, and the post-treatment etching, 동일 챔버에서 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제 조 방법.Recess gate manufacturing method of a semiconductor device, characterized in that proceeding in the same chamber. 제5항에 있어서,The method of claim 5, 상기 챔버는 ICP 방식의 플라즈마를 소스로 사용하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.The chamber is a recess gate manufacturing method of a semiconductor device, characterized in that using the plasma of the ICP method as a source.
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* Cited by examiner, † Cited by third party
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CN111708249A (en) * 2020-05-29 2020-09-25 长江存储科技有限责任公司 Photomask, three-dimensional memory and preparation method thereof

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