KR20050122111A - Method for forming gate of semiconductor device - Google Patents
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Abstract
본 발명은 게이트를 형성하기 위한 폴리실리콘막 증착시 도핑 농도를 조절하여 게이트의 프로파일을 개선시킬 수 있는 반도체 소자의 게이트 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 불순물 이온을 중농도로 도핑하여 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 상에 불순물 이온을 저농도로 도핑하여 제3폴리실리콘막을 형성하는 단계; 상기 제3폴리실리콘막 상에 불순물 이온을 중농도로 도핑하여 제4폴리실리콘막을 형성하는 단계; 상기 제4폴리실리콘막 상에 제5폴리실리콘막을 형성하는 단계; 및 상기 제5폴리실리콘막, 제4폴리실리콘막, 제3폴리실리콘막, 제2폴리실리콘막, 제1폴리실리콘막 및 게이트 산화막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for forming a gate of a semiconductor device capable of improving the profile of the gate by adjusting the doping concentration during deposition of the polysilicon film for forming the gate. The disclosed invention comprises the steps of forming a gate oxide film on a semiconductor substrate; Forming a first polysilicon film on the gate oxide film; Doping impurity ions at a medium concentration on the first polysilicon film to form a second polysilicon film; Doping impurity ions at low concentration on the second polysilicon film to form a third polysilicon film; Doping impurity ions at a medium concentration on the third polysilicon film to form a fourth polysilicon film; Forming a fifth polysilicon film on the fourth polysilicon film; And selectively etching the fifth polysilicon film, the fourth polysilicon film, the third polysilicon film, the second polysilicon film, the first polysilicon film, and the gate oxide film.
Description
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 게이트를 형성하기 위한 폴리실리콘막 증착시 도핑 농도를 조절하여 게이트의 프로파일(Profile)을 개선시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.The present invention relates to a method of forming a gate of a semiconductor device, and more particularly, to a method of forming a gate of a semiconductor device which can improve a profile of a gate by adjusting a doping concentration during deposition of a polysilicon film for forming a gate. It is about.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(Channel Length)도 동시에 매우 짧아지고 있다. 채널 길이가 짧아짐에 따라 종래 트랜지스터 구조에서는 트랜지스터의 문턱전압(Threshold Voltage)이 급격히 낮아지는 단채널 현상(Short Channel Effect)이 발생되는 문제점이 있다. 상기와 같은 문제점을 해결하기 위해 실리콘 기판에 홈을 형성하여 트랜지스터를 제조함으로써 채널 길이를 길게 형성하려는 시도가 진행되어 왔다.As the degree of integration of semiconductor devices increases, the channel length of the transistor is also very short. As the channel length becomes shorter, the conventional transistor structure has a problem in that a short channel effect occurs in which the threshold voltage of the transistor is drastically lowered. In order to solve the above problems, attempts have been made to form channel lengths by forming grooves in silicon substrates to produce transistors.
또한, 디램(DRAM)에서는 소자의 집적도가 증가함에 따라 과다한 이온주입에 의한 전계(Electric Field)증가 현상으로 접합누설전류(Junction Leakage)가 증가하여 데이타 리텐션 시간(Data Retention Time)이 감소되는 치명적인 문제점이 발생하게 된다. 이러한 문제점을 해결하기 위한 방법으로, 실리콘 기판에 소정 깊이의 리세스를 형성한 후에 셀 트랜지스터를 형성하는 방법이 있다. 상기 방법은 접합누설전류를 감소시켜 데이타 리텐션 시간을 증가시킬 수 있다.Also, in DRAM, as the integration of devices increases, the junction leakage current increases due to the increase of electric field caused by excessive ion implantation, thereby reducing the data retention time. Problems will arise. As a method for solving such a problem, there is a method of forming a cell transistor after forming a recess of a predetermined depth in a silicon substrate. The method can increase the data retention time by reducing the junction leakage current.
도 1은 종래 반도체 소자의 게이트 형성방법을 설명하기 위한 공정 단면도이다.1 is a cross-sectional view illustrating a method of forming a gate of a conventional semiconductor device.
도 1에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 산화막(2), 폴리실리콘막(3), 하드마스크 산화막(4)을 차례로 형성한다. 그 다음, 하드마스크 산화막(4) 상에 게이트 형성 영역을 한정하는 감광막 패턴(미도시)을 형성한다. 이어서, 상기 감광막 패턴을 사용하여 하드마스크 산화막(4), 폴리실리콘막(3) 및 게이트 산화막(2)을 선택적으로 식각하여 게이트(5)를 형성한다. 그 다음, 상기 게이트(5) 를 포함한 기판 결과물 상에 산화막(6)을 형성한다. 이어서, 상기 게이트(5) 양측벽에 산화막(6)이 잔류되도록 산화막(6)을 식각한다. 그 다음, 상기 게이트를 포함한 기판 결과물 상에 질화막(7)을 형성하고, 상기 질화막(7)을 식각하여 게이트 양측벽에 스페이서를 형성한다.As shown in FIG. 1, a gate oxide film 2, a polysilicon film 3, and a hard mask oxide film 4 are sequentially formed on the semiconductor substrate 1. Next, a photoresist pattern (not shown) defining a gate formation region is formed on the hard mask oxide film 4. Subsequently, the hard mask oxide film 4, the polysilicon film 3, and the gate oxide film 2 are selectively etched using the photosensitive film pattern to form the gate 5. Next, an oxide film 6 is formed on the substrate product including the gate 5. Subsequently, the oxide film 6 is etched such that the oxide film 6 remains on both sidewalls of the gate 5. Next, a nitride film 7 is formed on the substrate product including the gate, and the nitride film 7 is etched to form spacers on both side walls of the gate.
그러나, 도 1에 도시된 바와 같이, 상기 게이트를 형성하기 위한 폴리실리콘막 증착시 일정한 도핑 농도로 형성하게 되고, 게이트 형성 후 식각 공정에 의한 데미지를 보상하기 위해 산화 공정을 진행하게 된다. 도 2에 도시된 바와 같이, 폴리실리콘 측벽은 산화가 과도하게 진행됨으로써 볼록한 프로파일(A)을 갖게 된다. 또한, 산화공정 이후 질화막 형성시 스탭 커버리지가 우수한 질화막은 산화막의 프로파일을 따라 형성됨으로써 상기 폴리실리콘막과 게이트 산화막의 경계 부분에서는 움푹 패인 형태의 프로파일을 갖게 된다. 이로 인해 소자의 특성에 영향을 주게된다.However, as shown in FIG. 1, when the polysilicon film is deposited to form the gate, the doping concentration is formed at a constant doping concentration, and an oxidation process is performed to compensate for damage caused by the etching process after the gate formation. As shown in FIG. 2, the polysilicon sidewalls have a convex profile A due to excessive oxidation. In addition, when the nitride film is formed after the oxidation process, the nitride film having excellent step coverage is formed along the profile of the oxide film, and thus has a hollow profile at the boundary between the polysilicon film and the gate oxide film. This affects the characteristics of the device.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 게이트를 형성하기 위한 폴리실리콘막 증착시 도핑 농도를 조절하여 게이트의 프로파일을 개선시킬 수 있는 반도체 소자의 게이트 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and provides a method for forming a gate of a semiconductor device that can improve the profile of the gate by adjusting the doping concentration during deposition of the polysilicon film for forming the gate. There is a purpose.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 불순물 이온을 중농도로 도핑하여 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 상에 불순물 이온을 저농도로 도핑하여 제3폴리실리콘막을 형성하는 단계; 상기 제3폴리실리콘막 상에 불순물 이온을 중농도로 도핑하여 제4폴리실리콘막을 형성하는 단계; 상기 제4폴리실리콘막 상에 제5폴리실리콘막을 형성하는 단계; 및 상기 제5폴리실리콘막, 제4폴리실리콘막, 제3폴리실리콘막, 제2폴리실리콘막, 제1폴리실리콘막 및 게이트 산화막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object, forming a gate oxide film on a semiconductor substrate; Forming a first polysilicon film on the gate oxide film; Doping impurity ions at a medium concentration on the first polysilicon film to form a second polysilicon film; Doping impurity ions at low concentration on the second polysilicon film to form a third polysilicon film; Doping impurity ions at a medium concentration on the third polysilicon film to form a fourth polysilicon film; Forming a fifth polysilicon film on the fourth polysilicon film; And selectively etching the fifth polysilicon film, the fourth polysilicon film, the third polysilicon film, the second polysilicon film, the first polysilicon film, and the gate oxide film.
여기에서, 상기 제1 내지 제5 폴리실리콘막을 형성하는 단계는 510∼625℃의 온도로, 150∼600mTorr의 압력에서 형성하는 것을 특징으로 한다.The forming of the first to fifth polysilicon films may be performed at a temperature of 510 to 625 ° C. and at a pressure of 150 to 600 mTorr.
상기 제1 및 제5폴리실리콘막을 형성하는 단계는 1.0E20∼9.0E20atoms/㎤의 농도로 불순물 이온을 주입하는 것을 특징으로 한다.In the forming of the first and fifth polysilicon layers, impurity ions may be implanted at a concentration of 1.0E20 to 9.0E20 atoms / cm 3.
상기 제2 및 제4폴리실리콘막을 형성하는 단계는 1.0E19∼9.0E19atoms/㎤의 중농도로 불순물 이온을 주입하는 것을 특징으로 한다.In the forming of the second and fourth polysilicon layers, impurity ions may be implanted at a medium concentration of 1.0E19 to 9.0E19 atoms / cm 3.
상기 제3폴리실리콘막을 형성하는 단계는 1.0E17∼9.0E18atoms/㎤의 저농도로 불순물 이온을 주입하는 것을 특징으로 한다.The forming of the third polysilicon film may include implanting impurity ions at a low concentration of 1.0E17 to 9.0E18 atoms / cm 3.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 살펴보면, 본 발명은 게이트 형성후 식각 공정에 의한 데미지(Damage) 보상을 위한 산화 공정시 게이트 측벽의 폴리실리콘의 프로파일이 산화 공정에 의해 산화가 많이 진행됨으로써 볼록한 형태를 갖게되는 종래 공정과 달리, 게이트를 형성하기 위한 폴리실리콘막 형성시 도핑 농도를 다르게 하여 후속의 산화 공정에서 산화 속도를 조절함으로써 게이트의 프로파일을 조절할 수 있다.First, referring to the technical principles of the present invention, the present invention is convex in that the polysilicon profile of the gate sidewall is oxidized by the oxidation process during the oxidation process for damage compensation by the etching process after the gate formation. Unlike the conventional process to have, the gate profile can be controlled by varying the doping concentration when forming the polysilicon film for forming the gate to control the oxidation rate in a subsequent oxidation process.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.3A to 3B are cross-sectional views illustrating processes of forming a gate of a semiconductor device according to an exemplary embodiment of the present invention.
도 3에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 산화막(12)을 형성한다. 이어서, 상기 게이트 산화막(12) 상에 제1폴리실리콘막(13)을 형성한다. 이때, 상기 제1폴리실리콘막(13)을 형성하기 위해 510∼625℃의 온도로, 150∼600mTorr의 압력에서 1.0E20∼9.0E20atoms/㎤의 농도로 불순물 이온을 주입하고, 전체 폴리실리콘막 두께의 10∼20％의 비율로 제1폴리실리콘막(13)을 형성한다.As shown in FIG. 3, a gate oxide film 12 is formed on the semiconductor substrate 11. Subsequently, a first polysilicon film 13 is formed on the gate oxide film 12. At this time, in order to form the first polysilicon film 13, impurity ions are implanted at a temperature of 510 to 625 ° C at a concentration of 1.0E20 to 9.0E20 atoms / cm 3 at a pressure of 150 to 600 mTorr, and the total thickness of the polysilicon film The first polysilicon film 13 is formed at a ratio of 10 to 20%.
그 다음, 상기 제1폴리실리콘막(13) 상에 제2폴리실리콘막(14)을 형성한다. 이때, 상기 제2폴리실리콘막(14)을 형성하기 위해 510∼625℃의 온도로, 150∼600mTorr의 압력에서 1.0E19∼9.0E19atoms/㎤의 중농도로 불순물 이온을 주입하고, 전체 폴리실리콘막 두께의 20∼30％의 비율로 제2폴리실리콘막(14)을 형성한다.Next, a second polysilicon film 14 is formed on the first polysilicon film 13. At this time, in order to form the second polysilicon film 14, impurity ions are implanted at a concentration of 1.0E19 to 9.0E19 atoms / cm 3 at a pressure of 150 to 600 mTorr at a temperature of 510 to 625 ° C, and the total polysilicon film thickness To form the second polysilicon film 14 at a ratio of 20 to 30%.
이어서, 상기 제2폴리실리콘막(14) 상에 제3폴리실리콘막(15)을 형성한다. 이때, 상기 제3폴리실리콘막(15)을 형성하기 위해 510∼625℃의 온도로, 150∼600mTorr의 압력에서 1.0E17∼9.0E18atoms/㎤의 저농도로 불순물 이온을 주입하고, 전체 폴리실리콘막 두께의 30∼40％의 비율로 제3폴리실리콘막(15)을 형성한다. Subsequently, a third polysilicon film 15 is formed on the second polysilicon film 14. At this time, to form the third polysilicon film 15, impurity ions are implanted at a low concentration of 1.0E17 to 9.0E18 atoms / cm3 at a temperature of 510 to 625 ° C at a pressure of 150 to 600 mTorr, and the total polysilicon film thickness The third polysilicon film 15 is formed at a rate of 30 to 40%.
그 다음, 상기 제3폴리실리콘막(15) 상에 제4폴리실리콘막(16)을 형성한다. 이때, 상기 제4폴리실리콘막(16)을 형성하기 위해 510∼625℃의 온도로, 150∼600mTorr의 압력에서 1.0E19∼9.0E19atoms/㎤의 중농도로 불순물 이온을 주입하고, 전체 폴리실리콘막 두께의 20∼30％의 비율로 제4폴리실리콘막(16)을 형성한다.Next, a fourth polysilicon film 16 is formed on the third polysilicon film 15. At this time, in order to form the fourth polysilicon film 16, impurity ions are implanted at a concentration of 1.0E19 to 9.0E19 atoms / cm3 at a pressure of 150 to 600 mTorr at a temperature of 510 to 625 ° C, and the total polysilicon film thickness To form the fourth polysilicon film 16 at a ratio of 20 to 30%.
이어서, 상기 제4폴리실리콘막(16) 상에 제5폴리실리콘막(17)을 형성한다. 이때, 상기 제5폴리실리콘막(17)을 형성하기 위해 510∼625℃의 온도로, 150∼600mTorr의 압력에서 1.0E20∼9.0E20atoms/㎤의 농도로 불순물 이온을 주입하고, 전체 폴리실리콘막 두께의 10∼20％의 비율로 제5폴리실리콘막(17)을 형성한다.Subsequently, a fifth polysilicon film 17 is formed on the fourth polysilicon film 16. At this time, in order to form the fifth polysilicon film 17, impurity ions are implanted at a temperature of 510 to 625 ° C at a concentration of 1.0E20 to 9.0E20 atoms / cm 3 at a pressure of 150 to 600 mTorr, and the total thickness of the polysilicon film The fifth polysilicon film 17 is formed at a ratio of 10 to 20%.
도 3b에 도시된 바와 같이, 상기 제5폴리실리콘막(17), 제4폴리실리콘막(16), 제3폴리실리콘막(15), 제2폴리실리콘막(14), 제1폴리실리콘막(13) 및 게이트 산화막(12)을 선택적으로 식각하여 게이트 전극(18)을 형성한다.As shown in FIG. 3B, the fifth polysilicon film 17, the fourth polysilicon film 16, the third polysilicon film 15, the second polysilicon film 14, and the first polysilicon film 13 and the gate oxide film 12 are selectively etched to form the gate electrode 18.
본 발명에서는 상기 제1 내지 제5 폴리실리콘막을 형성하기 위한 폴리실리콘막 증착 장비로 배스 타입(Bath Type) 또는 싱글 타입(Single Type)의 증착 장비를 사용한다. In the present invention, a bath type or a single type deposition equipment is used as the polysilicon film deposition equipment for forming the first to fifth polysilicon films.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.In the above, the present invention has been described with reference to some examples, but the present invention is not limited thereto, and a person of ordinary skill in the art may make many modifications and variations without departing from the spirit of the present invention. I will understand.
이상에서와 같이, 본 발명은 전술한 바와 같이, 게이트 산화막 형성 후 폴리실리콘막 증착시 저농도로 도핑하여 가운데 부분의 폴리실리콘막을 형성함으로써 후속의 산화 공정에서 산화 속도를 조절하여 게이트 전극의 프로파일을 조절할 수 있다.As described above, the present invention, as described above, by forming a polysilicon film of the middle portion by doping at a low concentration during the deposition of the polysilicon film after forming the gate oxide film to control the oxidation rate in the subsequent oxidation process to control the profile of the gate electrode Can be.
도 1은 종래 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.1 is a cross-sectional view for each process for explaining a gate forming method of a conventional semiconductor device.
도 2는 종래 반도체 소자의 게이트 형성방법의 문제점을 설명하기 위한 도면.2 is a view for explaining the problem of the gate forming method of a conventional semiconductor device.
도 3a 내지 도 3b는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.3A through 3B are cross-sectional views illustrating processes of forming a gate of a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11 : 반도체 기판 12 : 게이트 절연막11 semiconductor substrate 12 gate insulating film
13 : 제1폴리실콘막 14 : 제2폴리실콘막13: first polysilicon film 14: second polysilicon film
15 : 제3폴리실콘막 16 : 제4폴리실콘막15: third polysilicon film 16: fourth polysilicon film
17 : 제5폴리실콘막17: fifth polysilicon film
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