KR100602317B1 - Method of forming a gate oxide layer in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 고전압 소자 영역에 두꺼운 산화막을 먼저 형성하고 저전압 소자 영역에 문턱 전압 조절용 이온주입 공정을 실시한 후에 저전압 소자용 얇은 산화막을 형성함으로서, 저전압 소자 영역에 주입된 이온들에 대하여 후속 열공정에 의한 영향을 최소화함으로써 소자의 전기적 특성을 향상시킬 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate oxide film of a semiconductor device, wherein a thick oxide film is first formed in a high voltage device region, and a thin oxide film for low voltage device is formed in a low voltage device region, and then a thin oxide film for a low voltage device is formed. The electrical properties of the device can be improved by minimizing the effects of subsequent thermal processes on the implanted ions.

게이트 산화막, 열부담, 이온주입Gate oxide, thermal burden, ion implantation

Description

반도체 소자의 게이트 산화막 형성 방법{Method of forming a gate oxide layer in a semiconductor device} Method of forming a gate oxide layer in a semiconductor device             

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도들이다.
1A to 1H are cross-sectional views of devices for describing a method of forming a gate oxide film of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 102, 105 : 스크린 산화막101: semiconductor substrate 102, 105: screen oxide film

103 : 패드 질화막 104 : 희생 산화막103: pad nitride film 104: sacrificial oxide film

106 : 포토레지스트 패턴 107 : 제1 게이트 산화막106: photoresist pattern 107: first gate oxide film

108 : 포토레지스트 패턴 109 : 제2 게이트 산화막
108 photoresist pattern 109 second gate oxide film

본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로, 특히 서로 다른 두께의 게이트 산화막을 형성하는 반도체 소자의 게이트 산화막 형성 방법 에 관한 것이다.
The present invention relates to a method for forming a gate oxide film of a semiconductor device, and more particularly to a method for forming a gate oxide film of a semiconductor device for forming a gate oxide film having a different thickness.

일반적으로 반도체 소자에서는 동작 전압이 다른 소자들이 동시에 형성되기 때문에, 트랜지스터의 경우 동작 전압에 따라 게이트 산화막을 서로 다른 두께로 형성한다. 이렇게, 게이트 산화막이 서로 다른 두께로 형성되면 단차가 발생되며, 후속 연마 공정 시 단차가 낮은 쪽과 높은 쪽의 소자 분리막 높이가 달라져, 후속 공정의 난이도가 증가하게 된다. In general, in the semiconductor device, since devices having different operating voltages are formed at the same time, in the case of a transistor, gate oxide films are formed to have different thicknesses according to the operating voltage. As such, when the gate oxide films are formed to have different thicknesses, a step is generated, and the height of the device isolation film at the lower and higher steps is different during the subsequent polishing process, thereby increasing the difficulty of the subsequent process.

특히, SA-STI(Self Aligned-Shallow Trench Isolation) 방식으로 소자 분리막을 형성하는 경우에는, 게이트 산화막 상부에 폴리실리콘층을 연속해서 형성해야 하기 때문에 게이트 산화막을 형성하기 이전에 대부분의 이온주입 공정이 실시되어야 한다. 이렇게, 이온주입 공정이 미리 실시되면, 후속 열공정에 대한 열부담이 증가하여 소자의 우수한 전기적 특성을 얻기가 어려워진다.Particularly, in the case of forming the device isolation layer by the SA-STI (Self Aligned-Shallow Trench Isolation) method, since the polysilicon layer must be continuously formed on the gate oxide layer, most of the ion implantation process is performed before the gate oxide layer is formed. Should be implemented. Thus, if the ion implantation process is performed in advance, the heat burden on the subsequent thermal process is increased, making it difficult to obtain excellent electrical characteristics of the device.

이러한 문제점을 해결하기 위하여, 두꺼운 산화막이 형성되는 영역에만 열산화 공정으로 목표 두께보다 두꺼운 산화막을 형성한 후, 목표 두께로 잔류되도록 소정의 두께만큼 제거한다. 이때, 두꺼운 산화막이 반도체 기판 내부로도 형성되기 때문에 얇은 산화막이 형성되는 영역과의 단차를 완화할 수 있다. 하지만, 이 경우에도 각종 이온주입 공정이 진행된 상태에서 두꺼운 산화막이 형성되기 때문에, 후속 열공정에 대한 열부담을 해결할 수 없는 문제점이 있다. In order to solve this problem, an oxide film thicker than the target thickness is formed by a thermal oxidation process only in a region where the thick oxide film is formed, and then removed by a predetermined thickness so as to remain at the target thickness. At this time, since the thick oxide film is also formed inside the semiconductor substrate, the step with the region where the thin oxide film is formed can be alleviated. However, even in this case, since a thick oxide film is formed in a state where various ion implantation processes have been performed, there is a problem in that thermal burden on subsequent thermal processes cannot be solved.

이는, 얇은 산화막을 형성하는 경우 산화 공정이 단시간내에 이루어지기 때문에 열부담이 그리 크지 않지만, 두꺼운 산화막을 형성하는 경우 산화 공정이 장 시간동안 이루어지기 때문에 열부담이 더욱 더 큰 문제가 있다. 뿐만 아니라, 저전압 소자의 경우 불순물의 농도에 따라 문턱 전압의 변화가 크게 달라지므로, 두꺼운 산화막을 형성하기 전에 저전압 소자의 문턱 전압 이온 주입 공정이 진행된다면 우수한 특성의 저전압 소자를 형성하기가 어려워진다.
This is because, when forming a thin oxide film, the heat burden is not so great because the oxidation process is made in a short time, but when the thick oxide film is formed, the heat burden is even greater because the oxidation process is performed for a long time. In addition, in the case of the low voltage device, since the threshold voltage changes greatly depending on the concentration of impurities, it is difficult to form a low voltage device having excellent characteristics if the threshold voltage ion implantation process of the low voltage device is performed before forming the thick oxide film.

이에 대하여, 본 발명이 제시하는 반도체 소자의 게이트 산화막 형성 방법은 고전압 소자 영역에 두꺼운 산화막을 먼저 형성하고 저전압 소자 영역에 문턱 전압 조절용 이온주입 공정을 실시한 후에 저전압 소자용 얇은 산화막을 형성함으로서, 저전압 소자 영역에 주입된 이온들에 대하여 후속 열공정에 의한 영향을 최소화함으로써 소자의 전기적 특성을 향상시킬 수 있다.
On the other hand, in the method of forming a gate oxide film of a semiconductor device according to the present invention, a thick oxide film is first formed in a high voltage device region, and a thin oxide film for low voltage device is formed after a threshold voltage ion implantation process is performed in the low voltage device region. The electrical properties of the device can be improved by minimizing the effects of subsequent thermal processes on the ions implanted in the region.

본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법은 반도체 기판의 고전압 소자 영역을 소정의 두께만큼 식각하여 저전압 소자 영역과의 단차를 발생시키는 단계와, 고전압 소자 영역에 문턱 전압 조절을 위한 제1 이온주입 공정을 실시하는 단계와, 고전압 소자 영역에 제1 게이트 산화막을 형성하는 단계와, 제1 게이트 산화막이 형성된 상태에서 저전압 소자 영역에 문턱 전압 조절을 위한 제2 이온주입 공정을 실시하는 단계와, 저전압 소자 영역에 제1 게이트 산화막보다 얇은 두께의 제2 게이트 산화막을 형성하는 단계를 포함한다. A method of forming a gate oxide film of a semiconductor device according to an embodiment of the present invention includes etching a high voltage device region of a semiconductor substrate by a predetermined thickness to generate a step with the low voltage device region, and controlling a threshold voltage in the high voltage device region. Performing an ion implantation process, forming a first gate oxide film in the high voltage device region, and performing a second ion implantation process for adjusting the threshold voltage in the low voltage device region while the first gate oxide film is formed. And forming a second gate oxide film thinner than the first gate oxide film in the low voltage device region.                     

상기에서, 제1 이온 주입 공정과 제2 이온 주입 공정은 스크린 산화막이 형성된 상태에서 실시하고, 스크린 산화막은 제1 게이트 산화막이 형성되기 전에 제거할 수 있다. In the above, the first ion implantation process and the second ion implantation process are performed in the state where the screen oxide film is formed, and the screen oxide film can be removed before the first gate oxide film is formed.

단차는 고전압 소자 영역에 희생 산화막을 산화 공정으로 형성한 후 희생 산화막을 제거하는 방식으로 발생시킬 수 있다. 이때, 희생 산화막은 제1 게이트 산화막의 1배 내지 1.2배의 두께로 형성하는 것이 바람직하다. The step may be generated by forming a sacrificial oxide film in the high voltage device region by an oxidation process and then removing the sacrificial oxide film. In this case, the sacrificial oxide film is preferably formed to have a thickness of 1 to 1.2 times the first gate oxide film.

제1 이온 주입 공정은 고전압 소자 영역 중 트랜지스터의 채널 영역에만 실시할 수 있다.  The first ion implantation process can be performed only in the channel region of the transistor among the high voltage device regions.

제1 게이트 산화막의 초기 형성 두께는 제2 게이트 산화막을 형성하기 전에 실시되는 세정 공정에 의한 손실이나, 제2 게이트 산화막을 형성하기 위한 산화 공정에서 증가되는 두께 등을 고려하여 최종적으로 목표 두께로 형성될 수 있도록 조절되는 것이 바람직하다.
The initial thickness of the first gate oxide film is finally formed to a target thickness in consideration of the loss caused by the cleaning process performed before the second gate oxide film is formed or the thickness increased in the oxidation process for forming the second gate oxide film. It is desirable to be adjusted to make it possible.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경 우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being 'on' another film or semiconductor substrate, the film may be present in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1H are cross-sectional views of devices for describing a method of forming a gate oxide film of a semiconductor device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(101) 상에 스크린 산화막(102)을 형성한다. 스크린 산화막(102)은 15nm 이하의 두께로 형성하는 것이 바람직하다. 이어서, 이온주입 공정으로 웰(도시되지 않음)을 형성한다. 이때, PMOS 트랜지스터가 형성되는 영역에는 n타입 불순물을 주입하여 n웰을 형성하고, NMOS 트랜지스터가 형성되는 영역에는 n타입 불순물과 p타입 불순물을 순차적으로 주입하여 p웰을 트리플 구조로 형성할 수 있다. Referring to FIG. 1A, a screen oxide film 102 is formed on a semiconductor substrate 101. The screen oxide film 102 is preferably formed to a thickness of 15 nm or less. A well (not shown) is then formed by the ion implantation process. In this case, n wells may be formed by implanting n-type impurities into a region where a PMOS transistor is formed, and n-type impurities and p-type impurities may be sequentially injected into a region where the NMOS transistors are formed to form a p well in a triple structure. .

도 1b를 참조하면, 저전압 소자들이 형성되는 영역 상부에 패드 질화막(103)을 형성한다. 이때, 패드 질화막(103)은 50nm 내지 150nm의 두께로 형성할 수 있다. 이로써, 고전압 소자들이 형성되는 영역에는 스크린 산화막(102)이 노출된다.Referring to FIG. 1B, a pad nitride film 103 is formed on an area where low voltage devices are formed. In this case, the pad nitride film 103 may be formed to a thickness of 50 nm to 150 nm. As a result, the screen oxide layer 102 is exposed in the region where the high voltage elements are formed.

도 1c를 참조하면, 산화 공정을 실시하여 고전압 소자 영역에 희생 산화막(104)을 형성한다. 이때, 희생 산화막(104)은 형성하고자 하는 두꺼운 게이트 산화막의 1배 내지 1.2배의 두께로 형성하는 것이 바람직하다. 이는, 산화 과정에서 발생되는 반도체 기판(101)의 손실과 저전압 소자 영역과의 단차를 고려한 것이다. Referring to FIG. 1C, a sacrificial oxide film 104 is formed in a high voltage device region by performing an oxidation process. At this time, the sacrificial oxide film 104 is preferably formed to be 1 to 1.2 times the thickness of the thick gate oxide film to be formed. This takes into account the loss of the semiconductor substrate 101 generated in the oxidation process and the step difference between the low voltage device region.                     

도 1d를 참조하면, 희생 산화막(도 1c의 104)을 제거한다. 이후, 고전압 소자 영역에 10nm 이하의 스크린 산화막(105)을 다시 형성한다. 이어서, 고전압 소자 영역(특히, 고전압 소자의 채널 영역)이 정의된 포토레지스트 패턴(106)을 형성한다. 이로써, 포토레지스트 패턴(106)을 통해 스크린 산화막(105)의 일부 영역이 노출된다. Referring to FIG. 1D, the sacrificial oxide film (104 of FIG. 1C) is removed. Thereafter, the screen oxide film 105 of 10 nm or less is formed again in the high voltage device region. Subsequently, a photoresist pattern 106 in which a high voltage device region (in particular, a channel region of the high voltage device) is defined is formed. As a result, a portion of the screen oxide film 105 is exposed through the photoresist pattern 106.

포토레지스트 패턴(106)으로 고전압 소자 영역 중 특정 영역(예를 들면, 채널 영역)을 정의한 후, 고전압 소자의 문턱 전압을 조절하기 위한 이온주입 공정을 실시한다. After defining a specific region (eg, a channel region) of the high voltage device region using the photoresist pattern 106, an ion implantation process for adjusting the threshold voltage of the high voltage device is performed.

도 1e를 참조하면, 포토레지스트 패턴(도 1d의 106)을 제거한다. 이어서, 산화 공정으로 고전압 소자 영역에 두꺼운 제1 게이트 산화막(107)을 형성한다. 이때, 제1 게이트 산화막(107)은 후속 공정에서 진행되는 공정에 의한 두께 변화를 고려하여 적절한 두께로 형성한다. 예를 들면, 후속 공정으로 저전압 소자 영역에 얇은 두께의 제2 게이트 산화막을 형성하기 전에 실시되는 세정 공정에 의한 손실이나, 제2 게이트 산화막을 형성하기 위한 산화 공정에서 증가되는 두께 등을 고려하여 최종적으로 목표 두께로 형성될 수 있도록 제1 게이트 산화막(107)의 초기 형성 두께를 조절하는 것이 바람직하다. Referring to FIG. 1E, the photoresist pattern 106 of FIG. 1D is removed. Subsequently, a thick first gate oxide film 107 is formed in the high voltage device region by an oxidation process. In this case, the first gate oxide film 107 is formed to an appropriate thickness in consideration of the thickness change by the process proceeding in a subsequent process. For example, in consideration of the loss caused by the cleaning process performed before the formation of the thin second gate oxide film in the low-voltage device region in the subsequent process, the thickness increased in the oxidation process for forming the second gate oxide film, and the like, As a result, it is preferable to adjust the initial thickness of the first gate oxide layer 107 to be formed to a target thickness.

한편, 제1 게이트 산화막(107)은 희생 산화막을 형성하고 식각하여 반도체 기판(101)이 낮아진 상태에서 형성되기 때문에 저전압 소자 영역과의 단차는 거의 발생되지 않는다. On the other hand, since the first gate oxide film 107 is formed in the state in which the sacrificial oxide film is formed and etched to lower the semiconductor substrate 101, a step with the low voltage device region is hardly generated.

그리고, 제1 게이트 산화막(107)은 고전압 소자 영역에 형성되었던 스크린 산화막과 반도체 기판(101)의 계면에서 형성되기 때문에 스크린 산화막(도시되지 않음)은 제1 게이트 산화막(107)의 상부에 잔류하게 된다. Further, since the first gate oxide film 107 is formed at the interface between the screen oxide film formed in the high voltage device region and the semiconductor substrate 101, the screen oxide film (not shown) remains on top of the first gate oxide film 107. do.

도 1f를 참조하면, 패드 질화막(도 1e의 103)을 제거한다. 그리고, 고전압 소자 영역에 포토레지스트 패턴(108)을 형성한다. 이로써, 저전압 소자 영역의 스크린 산화막(102)이 노출된다. 이어서, 저전압 소자 영역에 형성될 트랜지스터의 문턱 전압을 조절하기 위한 이온주입 공정을 실시한다.Referring to FIG. 1F, the pad nitride film (103 in FIG. 1E) is removed. Then, the photoresist pattern 108 is formed in the high voltage device region. As a result, the screen oxide film 102 in the low voltage element region is exposed. Subsequently, an ion implantation process for adjusting the threshold voltage of the transistor to be formed in the low voltage device region is performed.

도 1g를 참조하면, 포토레지스트 패턴(도 1f의 108)을 제거한다. 이어서, 저전압 소자 영역에 형성된 스크린 산화막(도 1f의 102)과 고전압 소자 영역에 형성된 스크린 산화막(도 1f의 105)을 제거한다. Referring to FIG. 1G, the photoresist pattern 108 of FIG. 1F is removed. Subsequently, the screen oxide film (102 in FIG. 1F) formed in the low voltage element region and the screen oxide film (105 in FIG. 1F) formed in the high voltage element region are removed.

도 1h를 참조하면, 산화 공정으로 저전압 소자 영역에 제1 게이트 산화막(107)보다 얇은 두께의 제2 게이트 산화막(108)을 형성한다. Referring to FIG. 1H, a second gate oxide film 108 having a thickness thinner than the first gate oxide film 107 is formed in the low voltage device region by an oxidation process.

이로써, 저전압 소자 영역에는 얇은 두께의 제2 게이트 산화막(108)이 형성되고, 고전압 소자 영역에는 제1 게이트 산화막(107)이 목표 두께로 두껍게 형성된다.As a result, a thin second gate oxide film 108 is formed in the low voltage device region, and a first gate oxide film 107 is formed thick in the high voltage device region to a target thickness.

한편, 제2 게이트 산화막(108)을 형성하기 위하여 장시간 동안 진행되는 산화 공정이 실시된 후에, 저전압 소자 영역에 문턱 전압 조절을 위한 이온 주입 공정이 실시되기 때문에, 열부담을 감소시킬 수 있으며 저전압 소자의 문턱 전압을 보다 정확하게 조절할 수 있다.On the other hand, after the oxidation process is performed for a long time to form the second gate oxide film 108, since the ion implantation process for adjusting the threshold voltage is performed in the low voltage device region, the thermal burden can be reduced and the low voltage device The threshold voltage of can be adjusted more accurately.

이후, 도면에서는 도시되어 있지 않지만, 제1 게이트 산화막(107) 및 제2 게이트 산화막(108)을 포함한 전체 상부에 폴리실리콘층을 형성하고, SA-STI 방식으 로 소자 분리막을 형성할 수도 있다. 그 후에는, 트랜지스터를 형성할 수 있으며, 유전체막과 콘트롤 게이트를 형성하여 플래시 메모리 소자를 형성할 수도 있다.
Subsequently, although not shown in the drawings, a polysilicon layer may be formed on the entire top including the first gate oxide layer 107 and the second gate oxide layer 108, and a device isolation layer may be formed by the SA-STI method. After that, a transistor can be formed, and a dielectric film and a control gate can be formed to form a flash memory device.

상기에서 서술한 게이트 산화막 형성 방법은 게이트 산화막 상에 폴리실리콘층을 형성한 후 SA-STI(Self Aligned-Shallow Trench Isolation) 방식으로 소자 분리막을 형성하는 반도체 소자의 제조 공정에서 보다 더 우수한 효과를 얻을 수 있다.
The above-described method of forming a gate oxide film has a superior effect in the semiconductor device fabrication process of forming a device isolation film by forming a polysilicon layer on the gate oxide film and then using a self-aligned-shallow trench isolation (SA-STI) method. Can be.

상술한 바와 같이, 본 발명은 고전압 소자 영역에 두꺼운 산화막을 먼저 형성하고 저전압 소자 영역에 문턱 전압 조절용 이온주입 공정을 실시한 후에 저전압 소자용 얇은 산화막을 형성함으로서, 저전압 소자 영역에 주입된 이온들에 대하여 후속 열공정에 의한 영향을 최소화함으로써 소자의 전기적 특성을 향상시킬 수 있다.As described above, the present invention forms a thick oxide film in the high voltage device region first, and performs a threshold voltage ion implantation process in the low voltage device region, and then forms a thin oxide film for the low voltage device, thereby forming ions implanted in the low voltage device region. The electrical properties of the device can be improved by minimizing the effects of subsequent thermal processes.

Claims (6)

반도체 기판의 고전압 소자 영역을 소정의 두께만큼 식각하여 저전압 소자 영역과의 단차를 발생시키는 단계;Etching the high voltage device region of the semiconductor substrate by a predetermined thickness to generate a step with the low voltage device region; 상기 고전압 소자 영역에 문턱 전압 조절을 위한 제1 이온주입 공정을 실시하는 단계;Performing a first ion implantation process on the high voltage device region to adjust a threshold voltage; 상기 고전압 소자 영역에 제1 게이트 산화막을 형성하는 단계;Forming a first gate oxide layer in the high voltage device region; 상기 제1 게이트 산화막이 형성된 상태에서 상기 저전압 소자 영역에 문턱 전압 조절을 위한 제2 이온주입 공정을 실시하는 단계;Performing a second ion implantation process for adjusting a threshold voltage in the low voltage device region in a state where the first gate oxide film is formed; 상기 저전압 소자 영역에 상기 제1 게이트 산화막보다 얇은 두께의 제2 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 형성 방법.Forming a second gate oxide film having a thickness thinner than the first gate oxide film in the low voltage device region. 제 1 항에 있어서,The method of claim 1, 제1 이온 주입 공정과 상기 제2 이온 주입 공정은 스크린 산화막이 형성된 상태에서 실시하며, 상기 스크린 산화막은 상기 제1 게이트 산화막이 형성되기 전에 제거되는 반도체 소자의 게이트 산화막 형성 방법.The first ion implantation process and the second ion implantation process are performed in a state where a screen oxide film is formed, and the screen oxide film is removed before the first gate oxide film is formed. 제 1 항에 있어서,The method of claim 1, 상기 단차는 상기 고전압 소자 영역에 희생 산화막을 산화 공정으로 형성한 후 상기 희생 산화막을 제거하는 방식으로 발생되는 반도체 소자의 게이트 산화막 형성 방법.And forming the sacrificial oxide film in the high voltage device region by an oxidation process and then removing the sacrificial oxide film. 제 3 항에 있어서,The method of claim 3, wherein 상기 희생 산화막은 상기 제1 게이트 산화막의 1배 내지 1.2배의 두께로 형성되는 반도체 소자의 게이트 산화막 형성 방법.And the sacrificial oxide film is formed to a thickness of 1 to 1.2 times the first gate oxide film. 제 1 항에 있어서,The method of claim 1, 상기 제1 이온 주입 공정은 상기 고전압 소자 영역 중 트랜지스터의 채널 영역에만 실시되는 반도체 소자의 게이트 산화막 형성 방법.And the first ion implantation step is performed only in a channel region of a transistor in the high voltage device region. 제 1 항에 있어서,The method of claim 1, 상기 제1 게이트 산화막의 초기 형성 두께는 상기 제2 게이트 산화막을 형성하기 전에 실시되는 세정 공정에 의한 손실이나, 상기 제2 게이트 산화막을 형성하기 위한 산화 공정에서 증가되는 두께 등을 고려하여 최종적으로 목표 두께로 형성될 수 있도록 조절되는 반도체 소자의 게이트 산화막 형성 방법.The initial thickness of the first gate oxide film is finally determined in consideration of the loss caused by the cleaning process performed before the second gate oxide film is formed or the thickness increased in the oxidation process for forming the second gate oxide film. A method of forming a gate oxide film of a semiconductor device that is controlled to be formed in a thickness.
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