KR20060010563A - 다결정 규소층의 형성방법과 이를 이용한박막트랜지스터의 제조방법 - Google Patents

다결정 규소층의 형성방법과 이를 이용한박막트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 다결정 규소층의 제조방법에 관한 것으로서, 기판 소재 상에 비정질 규소층을 형성하는 단계와, 상기 비정질 규소층을 표면처리하여 산화 규소층을 형성하는 단계와, 상기 산화 규소층 상에 금속층을 증착하는 단계와, 상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 의해 금속에 의한 오염을 절감하면서 다결정 규소층을 제조할 수 있는 방법이 제공된다.

Description

다결정 규소층의 형성방법과 이를 이용한 박막트랜지스터의 제조방법{METHOD OF MANUFACTURING POLYSILICON LAYER AND METHOD OF MANUFACTURING THIN FILM TRANSISTOR USING THE SAME}
도 1a 내지 도 1f는 본발명의 실시예에 따른 다결정 규소층의 형성방법을 나타낸 그림이며,
도 2는 본발명의 산화 규소층 형성을 위한 플라즈마 장치의 개략도이며,
도 3은 산소 플라즈마 처리시간에 따른 산화 규소층의 두께와 그레인 평균 사이즈를 나타내는 그래프이며,
도4는 산소 플라즈마 처리시간에 따른 산화 규소층 내의 규소와 산소의 결합에너지를 나타내는 그래프이며,
도 5는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 구조를 도시한 단면도이고,
도 6a 내지 도 6e는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 제조방법을 도시한 단면도이다.
* 도면의 주요부분의 부호에 대한 설명 *
11 : 기판소재 12 : 버퍼층
21 : 비정질 규소층 31 : 산화 규소층
41 : 금속층 51 : 금속 다이실리사이드
본 발명은, 다결정 규소층의 제조방법과 이를 이용한 박막트랜지스터의 제조방법에 관한 것이다. 더 자세하게는 금속유도결정화(metal induced crystallization, MIC)방법을 이용하여 비정질 규소층을 다결정 규소층으로 결정화하는 다결정 규소층의 제조방법과 이를 이용한 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로 액정표시장치는 전극이 형성되어 있는 양 기판 및 그 사이에 주입되어 있는 액정층을 포함하며, 두 기판은 가장자리 둘레에 인쇄되어 있으며 액정층을 가두는 봉인제로 결합되어 있다.
이러한 액정표시장치는 두 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정층에 전극을 이용하여 전계를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 빛의 양을 조절함으로써 화상을 표시하는 장치이다. 이때, 전극에 전달되는 신호를 제어하기 위해 박막 트랜지스터를 사용한다.
액정표시장치에 사용되는 일반적인 박막트랜지스터는 비정질 규소를 반도체층으로 사용한다.
비정질 규소 박막트랜지스터는 대략 0.5 내지 1㎠/Vsec 정도의 이동도(mobility)를 가지고 있다. 이러한 수준의 이동도는 액정표시장치의 스위칭 소자로는 사용이 가능하지만, 액정패널에 직접 구동 회로를 형성하기는 부적합하다.
이러한 문제점을 극복하기 위해 이동도가 대략 20 내지 150㎠/Vsec 정도가 되는 다결정 규소를 반도체층으로 사용하는 다결정 규소 박막트랜지스터 액정표시장치가 개발되었다. 다결정 규소 박막트랜지스터는 비교적 높은 이동도를 갖고 있어 구동 회로를 액정패널에 직접 내장하는 칩 인 글래스(chip in glass)를 구현할 수 있다.
다결정 규소층을 형성하는 기술로는, 기판소재의 상부에 직접 다결정 규소를 고온에서 증착하는 방법, 비정질 규소층을 적층하고 600℃ 정도의 고온으로 결정화하는 고온 결정화 방법, 비정질 규소층을 적층하고 레이저 등을 이용하여 열처리하는 방법 등이 개발되었다.
이러한 방법들 중 레이저를 이용하여 열처리하는 방법이 널리 이용되고 있다. 그런데 이 방법은 상변화가 불균일하고 고가의 장비와 낮은 생산성으로 인하여 대면적의 기판 위에 다결정 규소층을 제작하는 경우에 적합하지 않은 문제점을 안고 있다.
이러한 문제점을 해결하기 위해 금속을 이용하여 비정질물질을 상변화시키는 방법이 많이 연구되어 왔는데, 금속유도 결정화 방법(MIC)이 그 중 하나이다.
MIC방법은 비정질 물질 박막 위에 특정한 종류의 금속을 한 부분이상 접촉시키고 접촉된 부분으로부터 측면 상 변화시키는 기술인데, 결정화 온도를 낮출 수 있는 장점이 있다. 반면, 비정질 물질과 금속이 직접 접촉하는 영역에서는 금속오 염으로 인해 박막트랜지스터 소자특성이 저감되는 단점을 가지고 있다.
사용되는 금속의 양을 줄이려는 노력이 많이 진행되었으나, 현재까지 금속에 의한 오염을 크게 개선할 수 없었다.
따라서 본 발명의 목적은 MIC방법을 사용하면서도 금속오염이 절감되는 다결정 규소층의 제조방법을 제공하는 것이다.
또한 본 발명의 다른 목적은 상기 다결정 규소층의 제조방법을 이용한 박막트랜지스터의 제조방법을 제공하는 것이다.
상기의 목적은, 기판 소재 상에 비정질 규소층을 형성하는 단계와, 상기 비정질 규소층을 표면처리하여 산화 규소층을 형성하는 단계와, 상기 산화 규소층 상에 금속층을 증착하는 단계와, 상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계를 포함하는 비정질 규소층의 결정화 방법에 의하여 달성된다.
상기 산화 규소층의 형성은 산소분위기에서 플라즈마 방법으로 수행되는 것이 바람직하다.
상기 산화 규소층의 형성은 550℃이하에서 수행되는 것이 바람직하다.
상기 산화 규소층의 두께는 5nm이하인 것이 바람직하며 더욱 바람직하게는, 2 내지 4nm인 것이 좋다.
상기 금속은 니켈인 것이 바람직하다.
상기 다결정 규소층의 형성은 자외선 조사에 의해 수행되는 것이 바람직하다.
상기 결정화 단계는, 상기 비정질 규소층에 금속 다이실리사이드를 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 비정질 규소층은 상기 기판 소재상에 형성된 버퍼층 상에 형성되는 것이 바람직하다.
본 발명의 다른 목적은, 박막트랜지스터의 제조방법에 있어서, 기판 소재 상에 비정질 규소층을 형성하는 단계와, 상기 비정질 규소층을 표면처리하여 산화 규소층을 형성하는 단계와, 상기 산화 규소층 상에 금속층을 증착하는 단계와, 상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계와, 상기 다결정 규소층을 패터닝하여 반도체층을 형성하는 단계와, 상기 반도체층 상에 게이트 절연막을 형성하는 단계와, 상기 반도체층의 상기 게이트 막의 상부에 게이트 전극을 형성하는 단계와, 상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 게이트 전극 상에 층간 절연막을 형성하는 단계와, 상기 게이트 절연막 또는 상기 층간절연막을 식각하여 상기 소스 영역과 상기 드레인 영역을 드러내는 접촉구를 각각 형성하는 단계와, 상기 접촉구를 통하여 상기 소스 영역과 상기 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 것에 의하여 달성될 수 있다.
이하 첨부된 도면을 참조로 하여 본발명을 더욱 상세히 설명하겠다.
도 1a 내지 도 1f는 본발명의 실시예에 따른 다결정 규소층의 형성방법을 나타낸 그림이다.
먼저 도 1a와 같이 기판 소재(11)의 상부에 버퍼층(12)과 비정질 규소층(21) 을 순차적으로 적층한다. 버퍼층(12)은 기판 소재(11)의 알칼리 금속과 같은 이온이 다결정 규소층(61)으로 유입되는 것을 방지하는 것으로, 산화 규소(SiO2)로 되어 있을 수 있다.
이어서 도 1b와 같이 비정질 규소층(21)의 상부에 산화 규소층(31)을 형성한다. 산화 규소층(31)은 비정질 규소층(21)을 표면처리한 것으로, 비정질 규소층(21)의 상부에 위치한 규소가 산화되어 형성된 것이다. 산화 규소층(31)은 덮개층(capping layer)이라고도 불리며 두께는 5nm이하이다. 산화 규소층(31)으로 인하여 MIC공정으로 비정질 규소층(21)을 다결정 규소층(61)으로 결정화할 때, 금속에 의한 오염문제를 현저하게 감소시킬 수 있다. 이는 산화 규소층(31)이 금속과 비정질 규소층(21)의 직접적인 접촉을 방지하며, 생성된 다결정 규소층(61)의 표면이 외부환경으로부터 오염되는 것을 최소화할 수 있기 때문이다.
이하 산화 규소층(31)의 형성방법을 설명하겠다.
도 2는 본발명의 산화 규소층(31) 형성을 위한 플라즈마 장치의 개략도이다. 플라즈마 장치(200)는 플라즈마 챔버(201)와, 플라즈마 챔버(201) 내에 위치하며 서로 마주하는 상부전극(202)과 하부전극(203)을 포함한다. 상부전극(202)과 하부전극(203)은 판상이며, 통상 알루미늄으로 제조된다. 상부전극(202)에는 기체가 통과하기 위한 통과공이 있으며, 하부전극(203)에는 정전기 방지장치와 냉각장치가 있을 수 있다. 비정질 규소층(21)을 전면에 노출하고 있는 기판(10)은 상부전극(202)과 하부전극(203) 사이에 위치한다.
상부전극(202)과 하부전극(203)에 연결된 RF전원(204)에서 전원이 공급되고, 상부전극(202)의 상부를 통해 산소가 공급되면 플라즈마 챔버(201) 내에는 플라즈마가 발생된다. 이 플라즈마에 의해 비정질 규소층(21)의 표면이 산화되어 산화 규소층(31)을 형성한다. 이때 플라즈마 챔버(201) 내의 온도, 압력, 산소유량, 그리고 처리시간 등을 조절하여 산화 규소층(31)의 두께를 조정한다. 단 플라즈마 챔버(201) 내의 온도는 550℃이하인 것이 바람직한데, 이는 기판소재(11)로 널리 사용되는 유리 기판의 내열온도가 약 550℃이기 때문이다.
다음으로 도 1c에서와 같이 금속층(41)을 증착한다. 금속층(41)을 형성하는 방법으로는 플라즈마 영역 내에 증착할 금속을 두어 화학기상증착(CVD)방법으로 증착하거나, 스퍼터링에 의한 방법 또는 산에 용해된 금속액을 스핀코팅하거나, 점성이 있는 유기막과 액상의 금속을 혼합해서 스핀 코팅하는 방법 등이 있다. 이때 금속층(41)의 면밀도는 1012 내지 1015/㎠의 범위일 수 있다. 금속층(41)을 형성하는 금속으로는 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등이 사용될 수 있으나, 재현성이 우수하고 효과가 현저한 니켈을 사용하는 것이 바람직하다.
도 1d는 열처리 혹은 레이저를 이용하여 금속층(41) 중 일부의 금속을 비정질 규소층(21)으로 확산시킨 것을 나타낸다. 금속층(41)중 확산되지 않은 부분은 산화 규소층(31)의 상부에 남아 있으며, 산화 규소층(31)을 통과하여 비정질 규소층(21)으로 확산된 금속은 금속 다이실리사이드(MSi2, 51)의 형태로 존재한다. 이 금속 다이실리사이드(51)는 이어지는 결정화 과정에서 핵 역할을 하게 된다. 여기서 금속 층(41) 중 산화 규소층(31)을 통과하여 금속 다이실리사이드(51)가 되는 양은 산화 규소층(31)의 두께에 의하여 조절할 수 있다.
금속 다이실리사이드(51)가 형성된 비정질 규소층(21)을 결정화시키면 도 1e와 같이 된다. 결정화 방법으로는 열처리(furnace), 급속 열처리(rapid thermal annealing), 레이저 또는 자외선의 열에너지를 이용하는 방법 등이 있다. 결정화 과정에서 금속 다이실리사이드(51)는 핵의 역할을 하며, 금속 다이실리사이드(51)를 중심으로 측면으로 결정화된 그레인(62)들이 인접한 그레인(62)과 부딪치며 비정질 규소층(21)이 완전히 결정화 되어 다결정 규소층(61)으로 전환된다.
마지막으로, 도 1f와 같이 금속층(41)과 산화 규소층(31)을 제거하면, 다결정 규소층(61)이 노출된다. 금속층(41)과 산화규소층(31)의 제거방법은 식각 등의 별도 공정 없이 기판(10)의 세정과정에서 제거할 수 있다. 또한 금속층(41)과 산화 규소층(31)의 제거는 결정화 전에 이루어져도 무방하다. 노출된 다결정 규소층(61)은 다수의 그레인(grain, 62)으로 이루어져 있으며, 그레인(62)의 경계에는 그레인 바운더리(grain boundary, 63)가 위치한다. 그레인(62)의 사이즈는 금속 다이실리사이드(51)의 농도에 좌우되며, 이는 앞서 언급한 바와 같이 산화 규소층(31)의 두께로 조절할 수 있다.
이하에서는 산화규소층(31)의 두께와 산소 농도의 제어와, 그레인(62) 사이즈의 제어에 대하여 설명하겠다.
도 3은 산소 플라즈마 처리시간에 따른 산화 규소층(31)의 두께와 그레인(62) 평균 사이즈를 나타내는 그래프이며, 도4는 산소 플라즈마 처리시간에 따른 산화 규소층(31) 내의 규소와 산화 규소의 결합에너지를 나타내는 그래프이다. 이들 그래프의 데이터는 비정질 규소층(21)을 400℃, 800mTorr에서 처리 시간을 바꾸면서 산소 플라즈마 처리하여 형성된 산화 규소층(31)을 대상으로 얻은 것이다. 금속층(41)으로는 니켈을 약 1012/㎠로 증착시켰다. 도 4의 결합에너지는 XPS(X-ray photoelectron spectrum)를 이용하여 측정하였다.
도 3을 보면 산소 플라즈마 처리 시간이 증가함에 따라 산화 규소층(31)의 두께는 급격히 증가하다가, 약 100초 이상이 지나면 더 이상 증가하지 않고 5nm에 가까워짐을 알 수 있다. 특히 산소 플라즈마 처리에 노출되면서 즉시 2nm정도의 두께로 산화 규소층(31)이 형성됨을 알 수 있다. 산소 플라즈마 처리를 하지 않고 동일한 조건에서 결정화한 경우의 평균 그레인(62) 사이즈는 약 10nm이다. 반면 산소 플라즈마 처리에 짧은 시간이라도 노출된 경우 평균 그레인(62) 사이즈는 이보다 더 커진다.
산소 플라즈마 처리 시간에 따른 그레인(62) 평균 사이즈를 보면 산화 규소층(31)의 두께와 마찬가지로 약 100초 까지는 급격히 증가하는 것을 알 수 있다. 100초 이후를 보면 산화 규소층(31)의 두께와 같이 그레인(62) 평균 사이즈가 서서히 증가하는 것을 알 수 있다.
도 4를 보면 산소 플라즈마 처리 시간이 증가함에 따라 규소보다는 산화 규소의 피크가 더 커짐을 알 수 있다. 이는 산화 규소층(31)의 두께가 두꺼워지기 때문이다. 여기서 산소 플라즈마 처리 시간이 증가한 경우 산화 규소의 피크는 오른쪽 으로, 즉 결합에너지가 큰 쪽으로 시프트함을 알 수 있다. 즉 산소 플라즈마 처리 시간이 증가하면 산화 규소층(31)의 두께가 두꺼워질 뿐 아니라, 규소와 산소간의 결합에너지가 강해지는 것이다.
이러한 실험 결과으로부터 산화 규소층(31)의 두께를 조절하면 그레인(62) 평균 사이즈를 조절할 수 있음을 알 수 있다. 즉, 그레인(62) 평균 사이즈가 큰 것을 원하면 산소 플라즈마 처리 시간을 길게 하여 산화 규소층(31)의 두께를 증가시키면 되는 것이다. 이 방법은 증착량을 조절하기 힘든 금속층(41)을 다량으로 증착하여도, 산화 규소층(31)으로 그레인(62) 사이즈를 조절할 수 있다는 것을 의미한다. 산화 규소층(31)의 두께는, 두께의 변화에 따라 그레인(62) 평균 사이즈가 민감하게 변하는 2내지 4nm인 것이 바람직하다.
상기 실험에서는 산화 규소층(31)의 두께를 처리 시간을 통하여 조절하였지만, 이 외에 산소의 농도, 유량, 온도 등으로도 조절가능하다.
이하에서는 본발명의 실시예에 따른 다결정 규소 박막트랜지스터에 대하여 설명하겠다.
도 5는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 구조를 도시한 단면도이다.
도 5에서 보는 바와 같이, 기판소재(110)의 상에 버퍼층(111)이 형성되어 있으며 버퍼층(111)의 상부에 다결정 규소층인 반도체층(130)이 위치하고 있다. 버퍼층(111)은 주로 산화 규소로 되어 있으며 기판소재(110) 중의 알칼리 금속 등이 반 도체층(130)으로 들어오는 것을 방지한다. 반도체층은(130)은 채널부(131)를 중심으로 LDD층(lightly doped domain, 132a, 132b)와 저항 접촉층(133a,134b)이 형성되어 있다. LDD층(132a, 132b)은 n- 도핑되어 있으며, 핫 캐리어(hot carrier)들을 분산시키기 위함이다. 반면 채널부(131)는 불순물이 도핑되어 있지 않으며 저항 접촉층(133a, 133b)는 n+ 도핑되어 있다. 반도체층(130)의 상부에는 산화 규소나 질화 규소로 이루어진 게이트 절연막(141)이 형성되어 있으며, 채널부(131) 상부에 게이트 절연막(141)에는 게이트 전극(151)이 형성되어 있다. 게이트 절연막(141)의 상부에는 게이트 전극(151)을 덮는 층간절연막(152)이 형성되어 있으며, 게이트 절연막(141)과 층간절연막(152)은 반도체층(130)의 저항 접촉층(133a, 133b)을 드러내는 접촉구(181, 182)를 가지고 있다. 층간 절연막(152)의 상부에는 접촉구(181)를 통하여 저항 접촉층(133a)과 연결되어 있는 소스전극(161)과 게이트 전극(151)을 중심으로 소스 전극(161)과 마주하며 접촉구(182)를 통하여 저항 접촉층(133b)과 연결되어 있는 드레인 전극(162)이 형성되어 있다. 층간 절연막(152)은 보호막(171)으로 덮여 있고, 보호막(171)에는 드레인 전극(162)을 드러내는 접촉구(183)가 형성되어 있으며, 보호막(171)의 상부에는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 또는 반사율을 가지는 도전 물질로 이루어진 화소 전극(172)이 형성되어 접촉구(183)를 통해 드레인 전극(162)과 연결되어 있다.
이하에서는 본발명의 실시예에 따른 다결정 규소 박막트랜지스터의 제조방법에 대하여 설명하겠다.
도 6a 내지 도 6e는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 제조방법을 도시한 단면도이다.
우선 도 6a와 같이 기판소재(110) 상에 버퍼층(111)과 비정질 규소층(121)을 증착한다. 이후 비정질 규소층(121)을 산소 플라즈마 처리 방법에 표면처리하여 산화 규소층(122)을 형성한다. 이때 산화 규소층(122)의 두께는 산소 플라즈마 처리 시간, 산소의 유량, 온도 등을 통하여 조절한다. 이후 스터퍼링 등의 방법으로 금속층(123)을 형성한다. 이후 금속 다이실리사이드를 형성하고, 비정질 규소층(121)을 결정화한다. 산화 규소층(122)과 금속층(123)은 이후의 세정과정에서 제거된다.
도 6b는 결정화가 완료된 다결정 규소층을 패터닝하여 반도체층(130)을 형성한 것을 나타낸다.
이어 도 6c와 같이 산화규소나 질화규소를 증착하여 게이트 절연막(121)을 형성한다. 이어 게이트 배선용 전도성 물질을 증착한 후 패터닝하여 게이트 전극(151)을 형성한다. 이어 게이트 전극(151)을 마스크로 하여 n형 불순물을 이온주입하여 반도체층(130)에 채널부(131), LDD층(132a, 132b), 저항접촉층(133a, 133b)을 형성한다. LDD층(132a, 132b)을 제조하는 방법은 공지의 기술을 이용할 수 있다.
이어, 도 6d에서 보는 바와 같이, 게이트 절연막(121)의 상부에 게이트 전극(151)을 덮는 층간 절연막(152)을 형성한 다음, 게이트 절연막(121)과 함께 패터닝하여 반도체층(130)의 저항 접촉층(133a, 133b)을 드러내는 접촉구(181, 182)를 형성한다.
이어 도 6e에서 보는 바와 같이, 기판 소재(110)의 상부에 데이터 배선용 금속을 증착하고 패터닝하여, 접촉구(181, 182)를 통하여 저항접촉층(133a, 133b)과 각각 연결되는 소스전극(161) 및 드레인 전극(162)을 형성한다.
이어 도 5에서 보는 바와 같이, 그 상부에 보호막(171)을 도포한 후, 패터닝하여 드레인 전극(162)을 드러내는 접촉구(183)를 형성한다. 이어 ITO 또는 IZO 와 같은 투명 도전 물질 또는 우수한 반사도를 가지는 도전물질을 적층하고 패터닝하여 화소전극(172)을 형성한다.
이상 설명한 바와 같이, 본 발명에 따르면, MIC 방법을 이용하여 비정질 규소층을 결정화시키는 경우 금속에 의한 오염을 저감할 수 있다. 또한 그레인의 사이즈를 산화 규소층의 두께를 조정하는 간단한 방법으로 조정할 수 있다.

Claims (10)

  1. 기판 소재 상에 비정질 규소층을 형성하는 단계;
    상기 비정질 규소층을 표면처리하여 산화 규소층을 형성하는 단계;
    상기 산화 규소층 상에 금속층을 증착하는 단계;
    상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계를 포함하는 것을 특징으로 비정질 규소층의 결정화 방법.
  2. 제 1항에 있어서,
    상기 산화 규소층의 형성은 산소분위기에서 플라즈마 방법으로 수행되는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    상기 산화 규소층의 형성은 550℃ 이하에서 수행되는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서,
    상기 산화 규소층의 두께는 5nm이하인 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    상기 산화 규소층의 두께는 2 내지 4nm인 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 금속층은 니켈층인 것을 특징으로 하는 방법.
  7. 제 1항에 있어서,
    상기 다결정 규소층의 형성은 자외선 조사에 의해 수행되는 것을 특징으로 하는 방법.
  8. 제 1항에 있어서,
    상기 결정화 단계는,
    상기 비정질 규소층에 금속 다이실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제 1항에 있어서,
    상기 비정질 규소층은 상기 기판 소재상에 형성된 버퍼층 상에 형성되는 것을 특징으로 하는 방법.
  10. 박막트랜지스터의 제조방법에 있어서,
    기판 소재 상에 비정질 규소층을 형성하는 단계;
    상기 비정질 규소층을 표면처리하여 산화 규소층을 형성하는 단계;
    상기 산화 규소층 상에 금속층을 증착하는 단계;
    상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계;
    상기 다결정 규소층을 패터닝하여 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연막을 형성하는 단계;
    상기 반도체층의 상기 게이트 막의 상부에 게이트 전극을 형성하는 단계;
    상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계;
    상기 게이트 전극 상에 층간 절연막을 형성하는 단계;
    상기 게이트 절연막 또는 상기 층간절연막을 식각하여 상기 소스 영역과 상기 드레인 영역을 드러내는 접촉구를 각각 형성하는 단계;
    상기 접촉구를 통하여 상기 소스 영역과 상기 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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