KR20060006516A - 반도체 소자의 게이트 스페이서 형성 방법 - Google Patents

반도체 소자의 게이트 스페이서 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 스페이서 형성 방법에 관한 것으로써, 반도체 소자의 게이트 스페이서를 동일한 크기로 형성하기 위하여, 주요 스페이서 형성 물질층을 폴리실리콘을 이용하여 형성함으로써, 크기의 편차가 거의 일어나지 않게 제조할 수 있고, 처음 설계된 모양대로 형성할 수 있는 반도체 소자의 게이트 스페이서 형성 방법이다.

Description

반도체 소자의 게이트 스페이서 형성 방법{METHOD FOR FABRICATING GATE SPACER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 게이트 스페이서 형성 방법을 도시한 단면도들.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 게이트 스페이서 형성 방법을 도시한 단면도들.
도 3은 본 발명에 따른 반도체 소자의 게이트 스페이서에 버퍼 산화막 및 질화막을 더 구비한 실시예를 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 100 : 반도체 기판 20, 120 : 게이트
30, 135 : 버퍼 산화막 40, 140 : 질화막
50, 150 : 산화막 60, 160 : 스페이서
130 : 폴리실리콘막
본 발명은 반도체 소자의 게이트 스페이서 형성 방법에 대한 것으로써, 특히 반도체 소자의 게이트 스페이서를 형성하는 물질과 게이트의 밀도에 따른 로딩 이펙트(Loading Effect)의 영향을 감소시키기 위하여, 폴리실리콘을 이용하여 게이트 스페이서를 형성하는 기술에 관한 것이다.
반도체 소자의 형성 방법에 있어서, 게이트 스페이서 형성시 스페이서를 형성하는 물질에 따라서 스페이서의 크기가 서로 다르게 형성된다. 또한, 게이트 패턴의 밀도가 밀한 영역과 그렇지 않은 영역에 따른 로딩 이펙트(Loading Effect)의 영향으로 서로 다른 단차피복성(Step-Coverage)를 갖게 되어 동일한 크기의 게이트 패턴 사이에서도 서로 다른 크기의 스페이서가 형성된다. 이러한 영향은, 웨이퍼 전체 영역에서 살펴보았을 때도 웨이퍼의 중심 부분과 바깥쪽 부분에 따른 차이도 나타나게 된다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 게이트 스페이서 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트(20)를 형성하고, 반도체 기판(10) 전면에 버퍼 산화막(Buffer Oxide)(30)을 형성한다.
도 1b를 참조하면, 버퍼 산화막(Buffer Oxide)(30) 상에 질화막(40)을 형성한다.
도 1c를 참조하면, 질화막(40) 상에 산화막(50)을 형성한다. 이때, 산화막(50)의 두께가 불균일하게 형성된다.
도 1d를 참조하면, 산화막(50)을 전면 식각하여 게이트 스페이서(60)를 형성한다. 이때, 산화막(50)의 두께가 균일하게 형성되지 못하여 게이트 스페이서(60) 역시 균일한 두께로 형성되지 못하는 문제가 발생한다.
이상에서 설명한 바와 같이, 스페이서 절연층인 산화막은 질화막을 이용하여 형성하는 경우 로딩 이펙트(Loading Effect)의 영향을 받게되고 두께가 서로 다르게 형성되는 문제가 있다. 이는 제품의 소자 마진과 설게 마진 사이의 차이를 유발시키고 반도체 소자의 특성을 저하시키는 원인이 된다. 따라서, 이를 극복하기 위하여 수 차례 이상의 보정 실험을 거쳐 서로 다른 단차피복성(Step-Coverage)을 보상하여 게이트 패턴을 튜닝(Tunning)하거나 상기 문제점들을 안고 제품을 생산할 수밖에 없는 결과가 초래된다. 그 결과 반도체 소자의 생산과 공정 측면에서 경쟁력이 떨어지고, 생산원가를 높이는 문제를 발생시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 반도체 소자의 게이트 스페이서를 동일한 크기로 형성하기 위하여, 주요 스페이서 형성 물질층을 폴리실리콘을 이용하여 형성한다. 폴리실리콘은 증착시 균일도가 우수하고, 산화가 가능한 물질이다. 따라서, 반도체 소자의 게이트 스페이서 형성 공정에 있어서 크기의 편차가 거의 일어나지 않게 제조할 수 있고, 처음 설계된 모양대로 형성할 수 있는 반도체 소자의 게이트 스페이서 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 반도체 기판 상에 게이트를 형성하는 단계와,
상기 게이트를 포함하는 반도체 기판 전면에 폴리실리콘막을 형성하는 단계와,
상기 폴리실리콘막을 산화막으로 변형시키는 단계 및
상기 산화막을 식각하여 상기 게이트 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성 방법이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 게이트 스페이서 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 게이트 스페이서 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 게이트(120)를 형성한다. 이때, 반도체 기판(100) 상에 게이트 산화막(미도시), 게이트 폴리실리콘층(미도시), 금속층(미도시) 및 하드마스크층(미도시)의 적층 구조를 형성하고 이를 패터닝하여 게이트(120)를 형성한다.
그 다음에는 게이트(120)를 포함하는 반도체 기판(100) 전면에 폴리실리콘막(130)을 형성한다.
도 2b를 참조하면, 폴리실리콘막(130)을 산화(Oxidation)시켜 산화막(150)으로 변형시킨다. 이때, 산화막(150)의 부피가 팽창하는 성질이 있으며, 이 과정에서 폴리실리콘막(130)은 균일도가 좋은 특성이 있어서 두께가 동일한 사이즈의 게이트(120) 패턴이 형성된다.
도 2c를 참조하면, 산화막(150)을 식각하여 게이트 측벽에 스페이서(160)를 형성한다. 이때, 도 2a에서의 폴리실리콘막(130)을 모두 산화하여 게이트 스페이서층을 모두 절연층으로 변화시킨 후 반도체 기판(100)을 전면 식각하여 게이트 스페이서(160)를 형성한다.
도 3은 본 발명에 따른 반도체 소자의 게이트 스페이서에 버퍼 산화막 및 질화막을 더 구비한 실시예를 도시한 단면도이다.
도 3을 참조하면, 게이트(120)를 구비한 반도체 기판(100) 상에 버퍼 산화막(135), 질화막(140) 및 게이트 스페이서(160)의 적층 구조로 형성되어 있다. 이때, 폴리실리콘막 하부에 버퍼 산화막(135)을 형성하는 단계를 더 포함하거나 질화막(140)을 형성하는 단계를 더 포함할 수 있다. 또는, 폴리실리콘막을 형성하는 단계 이전에 게이트를 포함하는 반도체 기판(100) 전면에 버퍼 산화막(135) 및 질화막(140)의 적층 구조를 형성하는 단계를 더 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 게이트 스페이서 물질을 폴리실리콘으로 사용함으로써, 게이트 패턴의 밀도 차이에 따른 로딩 이펙트(Loading Effect)의 영향 및 웨이퍼 내의 위치에 따라 크기가 다르게 형성되는 현상을 방지할 수 있다. 따라서, 반도체 소자의 동작 불일치 현상을 개선하고 설계 마진을 높게 확보할 수 있으며 생산과 공정 측면에서 경쟁력과 생산 수율을 향상시킬 수 있다. 또한, 종래의 장비를 그대로 사용할 수 있어 공정을 진행하는데 안정화를 이룰 수 있으며, 앞으로의 고집적화 되는 반도체 소자에도 적용 가능하며 소자의 신뢰성 및 특성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트를 포함하는 반도체 기판 전면에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 산화막으로 변형시키는 단계; 및
    상기 산화막을 식각하여 상기 게이트 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘막 하부에 버퍼 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성 방법.
  3. 제 1 항에 있어서,
    상기 폴리실리콘막 하부에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성 방법.
  4. 제 1 항에 있어서,
    상기 폴리실리콘막 하부에 버퍼 산화막 및 질화막의 적층 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 스페이서 형성 방법.
KR1020040055590A 2004-07-16 2004-07-16 반도체 소자의 게이트 스페이서 형성 방법 KR20060006516A (ko)

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