KR20050113300A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR20050113300A
KR20050113300A KR1020040037328A KR20040037328A KR20050113300A KR 20050113300 A KR20050113300 A KR 20050113300A KR 1020040037328 A KR1020040037328 A KR 1020040037328A KR 20040037328 A KR20040037328 A KR 20040037328A KR 20050113300 A KR20050113300 A KR 20050113300A
Authority
KR
South Korea
Prior art keywords
film
forming
recess region
tin film
rich tin
Prior art date
Application number
KR1020040037328A
Other languages
English (en)
Other versions
KR100594276B1 (ko
Inventor
한성호
최길현
이상우
전형민
김락환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040037328A priority Critical patent/KR100594276B1/ko
Priority to US11/084,576 priority patent/US7541282B2/en
Priority to DE200510023670 priority patent/DE102005023670B4/de
Priority to CNA2005100738736A priority patent/CN1716549A/zh
Priority to JP2005153081A priority patent/JP2005340830A/ja
Publication of KR20050113300A publication Critical patent/KR20050113300A/ko
Application granted granted Critical
Publication of KR100594276B1 publication Critical patent/KR100594276B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089—Stacks of seed layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

큰 아스펙트비 및 작은 CD를 가지는 콘택홀과 같은 리세스 영역을 매립하는 공정을 포함하는 금속 배선 형성 공정에 관하여 개시한다. HCM을 이용하는 스퍼터링 공정에 의하여 메탈릭 모드로 형성된 Ti-리치 TiN막을 형성한다. Ti-리치 TiN막의 증착 시간을 제한하면, 리세스 영역의 외부에서는 비교적 높은 질소 함량을 가지고, 리세스 영역의 내부에서는 비교적 낮은 질소 함량은 가진다. Ti-리치 TiN막을 하지막으로 하여 그 위에 CVD-Al막을 형성함으로써, CVD-Al막의 하지막 의존성에 따라 리세스 영역의 내부에만 선택적으로 Al막이 성장할 수 있도록 한다. CVD-Al막의 하지막 의존성을 유리하게 이용하기 위하여 Ti-리치 TiN막의 증착 시간을 가능한 짧게 설정한다. 그리고, Ti-리치 TiN막 형성 후 진공파괴 없이 인시튜로 CVD-Al막을 형성한다. CVD-Al막 형성시에는 Al 소스의 리세스 영역 외부에서의 반응이 억제된 상태에서 Al 소스가 리세스 영역 내부까지 도달되는 양을 증가시키기 위하여 온도를 가능한 한 낮추고, 증가된 압력 및 캐리어 가스 유량을 적용한다.

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metal wiring layer of semiconductor device}
본 발명은 금속 배선 구조를 구비한 반도체 집적 회로의 제조 방법에 관한 것으로, 특히 서브미크론(submicron) 디자인 룰에 따라 작은 피쳐 사이즈를 가지는 고집적 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
회로의 선폭이 좁아짐에 따라, 알루미늄(Al)과 같은 배선 재료를 사용하는 반도체 소자의 제조 공정에 있어서 배선 형성을 위한 증착 공정으로서 종래의 기술을 그대로 적용하기에는 기술적 한계가 있다. 그에 따라, 하층의 도전층과 상층의 Al 배선과의 접속부인 콘택홀(contact hole), 또는 하층의 Al 배선과 상층의 Al 배선과의 접속부인 비아홀(via hole) 내부를 배선 물질로 완전히 매립하는 기술이 이들 사이의 전기적 접속을 가능하게 하기 위하여 매우 중요한 기술로 강조되고 있다.
콘택홀 또는 비아홀(이하, 단지 "콘택홀"이라 약칭함), 트렌치 등과 같은 리세스(recess) 영역을 Al로 매립하는 데 있어서, 보다 우수한 전기적 특성 및 보다 완벽한 매립 특성을 얻기 위하여 다양한 공정 기술이 개발되고 있다. 차세대급 기억 소자 제조에 있어서, 리세스 영역의 아스펙트비(aspect ratio)가 커지면 스퍼터링 방식과 같은 PVD(physical vapor deposition) 방법에만 의존하는 것은 부적절하다. 이와 같은 점을 극복하기 위하여, PVD 방법에 비하여 스텝커버리지(step coverage) 특성이 우수한 CVD(chemical vapor deposition) 방법을 이용하여 Al 배선을 형성하는 공정에 관한 다양한 연구가 진행되어 왔다. (예를 들면, 미합중국 특허 제6,432,820호)
그러나, 회로의 선폭이 0.175㎛ 이하, 그리고 배선간의 피치(pitch)가 0.5㎛ 이하로 축소되고 Al로 매립하여야 할 리세스 영역의 아스펙트비가 더욱 증가함에 따라 금속 배선 형성을 위한 증착 공정에서는 CVD 방법에 의하여 형성되는 Al막 (이하, "CVD-Al막"이라 함)의 스텝커버리지(step coverage)는 하지막의 종류 및 두께에 따라 민감하게 영향을 받게 된다. 그 결과, CVD-Al막을 리세스 영역의 내부에 균일하게 채우는 기술이 요구된다.
통상적으로, Al 배선층을 형성하기 위하여 비교적 큰 아스펙트비를 가지는 콘택홀 내에 시드층(seed layer)으로서 CVD-Al막을 형성하고, 그 위에 PVD 방법에 의하여 형성되는 Al막 (이하, "PVD-Al막"이라 함)을 형성한 후 Al막의 리플로우를 위한 열처리를 행한다. 그러나, 작은 CD를 가지는 미세 패턴을 구현하고자 하는 경우에는 콘택홀의 입구가 미세하여 콘택홀 내부에 CVD-Al막이 형성되기 전에 그 입구가 CVD-Al막에 의하여 막혀버리는 "핀치-오프(pinch-off)" 현상이 발생되어 콘택홀 내에 보이드(void)가 형성되는 문제가 발생된다. 이와 같은 현상이 발생되면 배선 저항이 증가하고 배선 신뢰도에 악영향을 미치게 된다.
본 발명의 목적은 상기한 종래 기술에서의 문제들을 해결하고자 하는 것으로, 큰 아스펙트비 및 작은 CD (critical dimension)를 가지는 콘택홀과 같은 리세스 영역을 매립하기 위한 금속 배선 형성 공정시 핀치-오프 현상을 방지하여 신뢰성 있는 금속 배선층을 형성할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 큰 아스펙트비 및 작은 CD를 가지는 리세스 영역 내부에서 보이드 또는 불연속적인 증착과 같은 결함을 야기하지 않고 금속 배선층의 양호한 증착 특성 및 양호한 매립 특성을 확보할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상에 내벽을 가지는 리세스 영역과 상면을 구비하는 절연막 패턴을 형성한다. 상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상면 위에 장벽 금속막을 형성한다. 상기 절연막 패턴의 상면 위에서보다 상기 리세스 영역의 내벽에서 더 작은 질소 함량을 가지는 Ti-리치 TiN막을 상기 장벽 금속막 위에 형성한다. 상기 Ti-리치 TiN막 위에 상기 리세스 영역을 채우는 배선층을 형성한다.
상기 장벽 금속막은 TiN막, 또는 Ti막＼TiN막의 적층 구조로 이루어질 수 있다. 바람직하게는, 상기 장벽 금속막을 형성하는 데 있어서 Ti막은 Ti 소스로서 TiCl4를 사용하는 플라즈마 CVD 공정에 의하여 형성되며, TiN막은 TiCl4 및 NH 3를 사용하는 열(thermal) CVD 공정에 의하여 형성된다. 상기 Ti-리치 TiN막은 상기 TiN막 위에 직접 접하도록 형성된다.
상기 Ti-리치 TiN막은 상기 절연막 패턴의 상면 위에서보다 상기 리세스 영역의 내벽 위에서 더 작은 두께를 가지도록 형성된다. 그리고, 상기 Ti-리치 TiN막은 상기 리세스 영역의 저면에서 가장 작은 질소 함량을 가진다. 바람직하게는, 상기 Ti-리치 TiN막은 HCM (hollow-cathode magnetron)을 이용하는 고밀도 마그네트론 스퍼터링 방법에 의하여 형성된다. 또한 바람직하게는, 상기 Ti-리치 TiN막 형성 단계는 3 ∼ 10초 동안 행해진다.
상기 배선층 형성 단계는 상기 Ti-리치 TiN막 위에 CVD 공정에 의하여 Al막을 형성하는 단계를 포함할 수 있으며, 이 때 상기 Al막이 상기 리세스 영역의 내부에서만 선택적으로 성장되도록 한다. 바람직하게는, 상기 Al막 형성 단계는 상기 Ti-리치 TiN막 형성 후 진공파괴 없이 인시튜(in-situ)로 행해진다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 반도체 기판상에 내벽을 가지는 리세스 영역과 상면을 구비하는 절연막 패턴을 형성한다. 상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상면 위에 Ti, TiN, 또는 이들의 조합으로 이루어지는 제1 라이너를 형성한다. HCM을 이용하는 고밀도 마그네트론 스퍼터링 방법에 의하여 형성되는 Ti-리치 TiN막으로 이루어지는 제2 라이너를 상기 제1 라이너 위에 형성한다. 상기 리세스 영역의 내부에서만 선택적으로 상기 Ti-리치 TiN막 위에 Al막을 형성한다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제3 양태에 따른 반도체 소자의 금속 배선 형성 방법에서는 저면 및 입구측 상부 내벽을 가지는 리세스 영역을 구비하도록 반도체 기판상에 형성된 절연막 패턴 중 적어도 상기 리세스 영역의 저면 및 상부 내벽 위에 장벽 금속막을 형성한다. 상기 상부 내벽 근방에서보다 상기 저면 근방에서 더 작은 질소 함량을 가지는 Ti-리치 TiN막을 상기 장벽 금속막 위에 HCM을 이용하는 스퍼터링 방법에 의하여 형성한다. 상기 Ti-리치 TiN막 위에 상기 리세스 영역을 채우는 배선층을 형성한다.
본 발명에 따르면, CVD-Al막으로 리세스 영역을 채우는 데 있어서 CVD-Al막의 하지막 의존성에 따른 선택적 성장 특성을 이용하여 우수한 매립 특성을 제공할 수 있다. 따라서, 아스펙트비가 크고 CD가 작은 리세스 영역 내에 양호한 증착 특성 및 우수한 매립 특성을 가지는 금속 배선층을 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)상에 리세스 영역(22)을 구비하는 절연막 패턴(20)을 형성한다. 상기 절연막 패턴(20)은 단위 소자간의 격리, 또는 다층 배선 구조에서의 층간 분리를 위한 층간절연막을 구성할 수 있다. 상기 리세스 영역(22)은 도 1에 도시한 바와 같이 상기 반도체 기판(10)의 도전 영역(도시 생략)을 노출시키는 콘택홀을 구성할 수 있다. 또는, 상기 절연막 패턴(20)의 두께보다 작은 깊이로 형성된 트렌치(trench)를 구성할 수도 있다.
도 2를 참조하면, 상기 리세스 영역(22)의 내벽 및 상기 절연막 패턴(20)의 상부에 장벽 금속막(30)을 형성한다. 상기 장벽 금속막(30)은 TiN막, 또는 Ti막＼TiN막의 적층 구조로 이루어질 수 있다. 상기 장벽 금속막(30)을 구성하는 상기 TiN막은 후속 공정에서의 금속 배선층 형성시 접착층 역할을 하기 위한 제1 라이너를 구성한다. 상기 Ti막 및 TiN막은 각각 CVD, PVD, 또는 ALD 공정에 의하여 형성될 수 있다. 바람직하게는, 상기 Ti막은 Ti 소스로서 TiCl4를 사용하는 플라즈마 CVD 공정에 의하여 형성된다. 또한 바람직하게는, 상기 TiN막은 Ti 소스로서 TiCl4를 사용하고, N 소스로서 NH3를 사용하는 열(thermal) CVD 공정에 의하여 형성된다.
도 3을 참조하면, 상기 장벽 금속막(30) 위에 제2 라이너인 Ti-리치 TiN막(40)을 형성한다.
상기 Ti-리치 TiN막(40)은 HCM (hollow-cathode magnetron)을 이용하는 고밀도 마그네트론 스퍼터링 방법에 의하여 형성된다. 보다 상세히 설명하면, 캐비티 영역 (cavity region)을 가지는 할로우 캐소드 Ti 타겟(target)이 준비된 PVD 챔버 내에 상기 반도체 기판(10)을 구성하는 웨이퍼를 재치한다. 상기 웨이퍼의 온도를 약 25 ∼ 350℃로 유지한 상태에서, 상기 타겟으로부터 Ti를 스퍼터링한다. 이와 동시에, 상기 PVD 챔버 내에 Ar 가스 및 질소함유 가스, 예를 들면 N2 가스가 공급된다. 이 때, 상기 할로우 캐소드 타겟에는 약 20 ∼40 kW의 파워(power)가 인가된다.
상기 Ti-리치 TiN막(40) 형성을 위한 증착 공정은 N2가 타겟으로부터 멀어지게 되는 메탈릭 모드 (metallic mode)로 진행된다. 바람직하게는, 상기 Ti-리치 TiN막(40)을 형성하는 동안 상기 PVD 챔버 내에는 Ar 가스가 N2 가스 보다 더 많은 유량으로 공급된다. 특히 바람직하게는, Ar 가스가 N2 가스보다 적어도 4배 더 많은 유량으로 공급된다. 그 결과, 상기 Ti-리치 TiN막(40)에서는 Ti 대 N의 화학양론적 비가 1:1 보다 크게 된다. 즉, 상기 Ti-리치 TiN막(40)의 조성이 TixNy로 표시될 때, x > y이다.
상기 Ti-리치 TiN막(40)은 상기 제2 부분(44)에서보다 제1 부분(42)에서 상대적으로 더 작은 질소 함량을 가지도록 형성된다. 바람직하게는, 상기 Ti-리치 TiN막(40)은 상기 제1 부분(42)에서 가장 작은 질소 함량을 가지고, 상기 제2 부분(44)에서 가장 높은 질소 함량을 가진다. 그리고, 상기 리세스 영역(22)의 내벽 중 상부 근방보다 저면 근방에서 더 작은 질소 함량을 가진다. 상기 Ti-리치 TiN막(40)을 형성하는 데 있어서, 상기 Ti-리치 TiN막(40) 내에서의 질소 함량 및 막 두께는 후속 공정에서 CVD 공정에 의하여 형성되는 Al막 (이하, "CVD-Al막"이라 함)의 성막 특성에 큰 영향을 미친다. 상기 Ti-리치 TiN막(40) 내에서의 질소 함량은 공정 시간(증착 시간), 공정 가스의 유량, 및 상기 타겟에 인가되는 파워에 의해 결정된다. 본 발명에서는 상기 열거된 공정 변수들 중에서 증착 시간을 가장 중요한 인자로 하여, 상기 증착 시간을 제어함으로써 상기 Ti-리치 TiN막(40) 내에서의 질소 함량이 상기 제2 부분(44)에서보다 제1 부분(42)에서 더 작게 되도록 하였다. 즉, 상기 Ti-리치 TiN막(40)을 메탈릭 모드하에서 가능한 한 짧은 증착 시간 내에 형성할 때 상기 Ti-리치 TiN막(40) 내에서의 질소 함량이 상기 제2 부분(44)에서보다 제1 부분(42)에서 더 작게 된다. 그 이유는 상기 Ti-리치 TiN막(40) 형성을 위한 증착 시간이 짧아지면 N2가 상기 리세스 영역(22)의 저면까지 도달하기 위한 이동 거리가 제한되기 때문이다. 본 발명자들은 실험을 통하여 이와 같은 효과를 얻기에 가장 효과적인 증착 시간이 약 3 ∼ 10초인 것을 알았다. 따라서, 상기 Ti-리치 TiN막(40) 형성시의 증착 시간을 약 3 ∼ 10초로 설정하는 것이 바람직하다. 더욱 바람직하게는, 상기 Ti-리치 TiN막(40) 형성시의 증착 시간을 약 4 ∼ 6초로 설정한다.
이와 같이, 증착 시간의 제어에 의하여 상기 Ti-리치 TiN막(40) 내에서의 질소 함량이 상기 제2 부분(44)에서보다 제1 부분(42)에서 더 작아지게 되면, 후속의 CVD-Al막 형성시 비교적 질소 함량이 높은 상기 제2 부분(44) 위에서는 Al 소스의 반응이 억제되어 CVD-Al막의 성장이 억제되고, 그 결과 Al 소스가 상기 리세스 영역(22) 내부로 도달하는 양이 많아진다. 상기 리세스 영역(22)의 저면 위에 형성된 상기 제1 부분(42)은 비교적 낮은 질소 함량을 가지고, 짧은 증착 시간으로 인하여 매우 얇은 두께로 형성되어 있으므로, 그 위에 CVD-Al막이 형성될 수 있는 핵 형성 사이트가 비교적 많이 제공된다. 그리고, CVD-Al막은 그 하지막 의존성으로 인하여 비교적 얇은 하지막 위에서 잘 성장하게 된다.
상기 Ti-리치 TiN막(40) 중에서 상기 리세스 영역(22)의 내벽, 특히 저면 위에 형성된 제1 부분(42)의 두께(t1)는 상기 절연막 패턴(20)의 상면 위에 형성된 제2 부분(T2)의 두께보다 더 작다 (t1 < t2). 그리고, 상기 리세스 영역(22)의 내벽 중 상부 근방보다 저면 근방에서 더 작은 두께를 가진다. 바람직하게는, 상기 Ti-리치 TiN막(40) 중 상기 제1 부분(42) 두께(t1)는 0Å보다 크고 상기 제2 부분(44)의 두께(t2)의 10% 이하이다. 예를 들면, 상기 Ti-리치 TiN막(40) 중 상기 제2 부분(44)이 약 50Å, 그리고 상기 제1 부분(42)이 0 ∼ 5Å의 범위 내에서 선택되는 두께를 가지도록 형성할 수 있다. 이와 같이 위치에 따라 다른 두께를 가지는 상기 Ti-리치 TiN막(40)은 HCM을 이용하는 고밀도 마그네트론 스퍼터링 방법을 적용함으로써 용이하게 얻어질 수 있다. 이와 같이 위치에 따라 다른 두께를 가지는 상기 Ti-리치 TiN막(40)을 형성함으로써 후속의 CVD-Al막 형성시 Al막의 하지막 두께 의존성을 이용한 상기 Al막의 선택적 성장 특성을 유리하게 이용할 수 있다. 즉, 상기 Al막의 성장 속도를 상기 리세스 영역(22)의 외부에서보다 내부에서 더 빠르게 하여, 상기 리세스 영역(22)의 내부에만 선택적으로 성장되도록 할 수 있다.
도 4 내지 도 6은 상기 Ti-리치 TiN막(40) 위에 CVD-Al막(50)을 형성하는 과정을 설명하기 위하여 증착 시간 경과에 따라 나타낸 단면도들이다.
도 4 내지 도 6을 참조하면, 상기 Ti-리치 TiN막(40)이 형성된 결과물을 진공파괴 없이 상기 PVD 챔버로부터 CVD 챔버로 이동시켜, 상기 Ti-리치 TiN막(40) 형성 단계와 인시튜(in-situ)로 상기 CVD-Al막(50)을 형성한다.
상기 CVD-Al막(50) 형성 단계에서는 상기 리세스 영역(22)의 외부에서 발생될 수 있는 Al 소스의 반응을 억제하기 위하여 공정 시간(증착 시간), 온도, 압력, 캐리어 가스의 유량 등과 같은 공정 변수를 제어한다.
바람직하게는, 상기 CVD-Al막(50) 형성을 위한 증착 온도는 가능한 한 낮추어 상기 리세스 영역(22) 외부에서의 Al막의 증착율을 저하시킨다. 바람직하게는, 증착 온도를 120℃ 이상 130℃ 미만의 온도로 설정할 수 있다. 특히 바람직하게는, 증착 온도를 약 125℃로 설정한다. 또한, 가능한 한 짧은 시간 내에 많은 양의 Al 소스가 상기 리세스 영역(22) 내부, 특히 저면까지 도달되도록 하기 위하여 증착 압력을 가능한 한 높게 설정하고, 캐리어 가스의 유량을 증가시킨다. 예를 들면, 증착 압력은 약 5 ∼ 10 Torr, 바람직하게는 약 9 Torr로 설정한다. 그리고, 캐리어 가스로서 Ar을 사용할 수 있으며, 이 때 Ar의 유량은 약 200 ∼ 1000 sccm, 바람직하게는 약 300 ∼ 500 sccm으로 설정한다.
상기와 같이 상기 리세스 영역(22) 외부에서는 Al막의 증착율을 저하시키는 동시에 상기 리세스 영역(22) 내부로 도달되는 Al 소스의 양을 증가시키기 위한 공정 조건 하에서 CVD 방법으로 Al을 증착하면, 도 4에서 초기 성장된 Al막(50a), 도 5에서 상부로 일부 성장 진행된 Al막(50b), 및 도 6에서 상기 리세스 영역(22)을 실질적으로 채우도록 성장된 Al막(50c)으로서 각각 시간 경과에 따른 성장 양상을 나타낸 바와 같이, 상기 리세스 영역(22) 내에서는 Al막이 상기 리세스 영역(22)의 저면에서부터 먼저 성장하기 시작하여 상부로 순차 성장되며, 상기 CVD-Al막(50)은 우선적으로 상기 리세스 영역(50)의 내부에서만 선택적으로 성장된다. 도 6에 "50c"로서 도시한 바와 같이 상기 Al막(50)이 상기 리세스 영역(22)을 실질적으로 채우도록 성장된 시점에서 상기 CVD-Al막(50) 형성을 위한 증착 공정을 종료한다.
바람직하게는, 상기 CVD-Al막(50)은 MOCVD (metal organic CVD) 방법에 의하여 형성된다. 이 때, Al 소스로서 예를 들면 MPA (methylpyrrolidine alane), DMEAA (dimethylethylamine alane), DMAH (dimethylaluminum hydride) 또는 TMAA (trimethylamine alane) 전구체를 사용할 수 있다.
도 7을 참조하면, 상기 CVD-Al막(50)이 형성된 결과물 위에 금속막(60)을 PVD 공정에 의하여 형성한다. 상기 금속막(60)은 Al 또는 Al 합금으로 이루어진다.
도 8을 참조하면, 상기 CVD-Al막(50) 및 금속막(60)이 리플로우(reflow)될 수 있도록 상기 금속막(60)이 형성된 결과물을 열처리한다. 상기 열처리는 350 ∼ 500℃의 온도로 행해지는 것이 바람직하다. 상기 열처리 결과, 상기 CVD-Al막(50) 및 금속막(60)이 리플로우되어 상면이 평탄화된 금속 배선층(70)이 얻어진다.
본 출원인은 하지막의 특성에 따라 증착 속도에 민감한 영향을 받는 CVD-Al막의 하지막 의존 특성을 이용하여 콘택홀 또는 트렌치와 같은 리세스 영역을 가지는 패턴에서 CVD-Al막이 리세스 영역 내부에서만 선택적으로 우선 성장할 수 있는 최적 조건을 찾기 위한 다양한 실험을 행하였다.
도 9a 내지 도 9d는 본 발명의 방법에 따라 금속 배선을 형성할 때 리세스 영역 내에서의 CVD-Al막의 선택적 증착 특성을 확인한 실험 결과를 보여주는 SEM (scanning electron microscope) 사진들이다.
도 9a 내지 도 9d의 평가를 위하여, 바닥 CD가 70nm이고, 깊이가 350nm인 리세스 영역을 가지는 절연막 패턴 위에 Ti 소스 및 N 소스로서 각각 TiCl4 및 NH3 가스를 사용하여 플라즈마 CVD 방법 및 열 CVD 방법에 의하여 Ti＼TiN 배리어막을 형성한 후, 상기 Ti＼TiN 배리어막 위에 HCM을 이용하는 고밀도 마그네트론 스퍼터링 방법에 의해 메탈릭 모드 하에서 증착되는 Ti-리치 TiN막 (이하, "HCM-TiN막"이라 함)을 형성하였다. 상기 HCM-TiN막 형성 후 인시튜로 상기 HCM-TiN막 위에 CVD-Al막을 형성하였다. 그리고, 리세스 영역 내에서의 CVD-Al막의 성장 과정을 증착 시간 경과에 따라 관찰하였다.
여기서, 상기 HCM-TiN막 형성을 위한 증착시 PVD 챔버 내에 Ar 및 N2를 각각 135 sccm 및 28 sccm의 유량으로 공급하였으며, 증착 공정은 5초 동안 진행하였다. 그리고, CVD-Al막 형성시에는 Al 소스로서 MPA를 사용하는 MOCVD 공정을 9 Torr의 압력 및 125℃의 온도하에서 진행하였으며, 캐리어 가스로서 Ar을 400 sccm의 유량으로 공급하였다.
도 9a 내지 도 9d에서 CVD-Al막 형성을 위한 CVD 공정 개시 후 10초, 20초, 30초 및 40초 경과시 각각 관찰된 사진을 보면, 증착 시간에 상관없이 CVD-Al막이 리세스 영역 내에서만 성장되고, 리세스 영역의 상부 측벽으로부터의 Al막 성장 및 절연막 패턴의 상면 위에서의 Al막 성장은 억제된 것을 확인할 수 있다. 또한, CVD-Al막이 증착 시간 경과에 따라 리세스 영역의 저면으부터 상부로 순차적으로 성장되는 것을 확인할 수 있다.
도 10은 도 9d의 결과물 위에 PVD 방법으로 Al막을 형성하고 열처리하여 리플로우시킨 결과를 보여주는 SEM 사진이다. 도 10에서, 리세스 영역 내부가 보이드와 같은 결함 없이 Al 배선층으로 완전히 채워져 있는 것을 확인할 수 있다.
도 11a 및 도 11b와, 도 12a 및 도 12b는 CVD-Al막의 하지막 의존성을 평가하기 위한 실험 결과들을 보여주는 SEM 사진들이다. 도 11a 및 도 12a는 평면 사진이고, 도 11b 및 도 12b는 각각 도 11a 및 도 12a의 종단면 사진이다.
도 11a 및 도 11b의 평가를 위하여, Ti 소스 및 N 소스로서 각각 TiCl4 및 NH3 가스를 사용하여 플라즈마 CVD 방법 및 열 CVD 방법에 의하여 Ti＼TiN막 (이하, "CVD-Ti＼TiN막"이라 함)을 형성하고, 그 위에 도 9a 내지 도 9d에서와 동일한 조건으로 CVD-Al막을 형성하였을 때의 표면 모폴로지를 관찰하였다.
그리고, 도 12a 및 도 12b의 평가를 위하여, 순차적으로 CVD-Ti＼TiN막 형성하고, HCM을 이용하는 고밀도 마그네트론 스퍼터링 방법에 의하여 형성된 TiN막 (이하, HCM-TiN막"이라 함)을 형성하고, 그 위에 도 9a 내지 도 9d에서와 동일한 조건으로 CVD-Al막을 형성하였을 때의 표면 모폴로지를 관찰하였다.
도 11a 및 도 11b와, 도 12a 및 도 12b에서 알 수 있는 바와 같이, CVD-Ti＼TiN막 위에서는 연속적인 CVD-Al막이 형성되지만, HCM-TiN막 위에서는 CVD-Al막이 성장하는 데 필요한 핵 생성 사이트가 적게 제공됨으로 인하여 연속적인(continuous) 박막을 형성하는 데 시간이 지체되었다. 그 결과, HCM-TiN막 위에서는 CVD-Ti＼TiN막의 경우에 비하여 CVD-Al막의 성장 속도가 더 느려지는 것을 관찰할 수 있었다.
도 11a 및 도 11b와, 도 12a 및 도 12b의 결과는 HCM-TiN막 위에서보다 CVD-Ti＼TiN막 위에서 CVD-Al의 핵 형성이 더 용이함을 보여준다. 즉, CVD-Ti＼TiN막에서는 HCM-TiN에서보다 더 많은 CVD-Al의 핵생성 사이트를 제공하여 증착 속도가 빠르다. 본 발명에 따른 방법에서는, CVD-Ti/TiN막 형성후 HCM-TiN막을 10초 이내의 매우 짧은 시간 내에 증착함으로써 리세스 영역의 저면에서는 HCM-TiN막이 완전하게 형성되지 못하고 부분적으로 CVD-TiN막이 노출된다. 따라서, 리세스 영역의 입구 근방에는 HCM-TiN막이 형성되고, 리세스 영역의 저면에서는 적어도 부분적으로 CVD-Ti＼TiN막이 노출되어, 결과적으로 리세스 영역의 좌우측 상부면과 저면은 각각 서로 다른 하지막 환경을 제공하게 된다. 따라서, 이들 각 부분에서는 그 위에서 성장하는 CVD-Al의 증착 특성에 각각 서로 다른 영향을 미치게 된다.
도 13은 도 9a 내지 도 9d에서와 동일한 형상을 가지는 절연막 패턴 위에 두께 150Å의 CVD-Ti＼TiN막막 만을 형성하고 그 위에 CVD-Al막을 형성한 경우에 CVD-Al의 성장 양상을 보여주는 SEM 사진이다.
도 13에서, CVD-Ti＼TiN막 만을 하지막으로 하여 그 위에 CVD-Al막을 형성한 결과, 리세스 영역 내부에 CVD-Al막이 채워지기 전에 리세스 영역의 입구가 CVD-Al막에 의하여 막혀버리는 "핀치-오프(pinch-off)" 현상이 발생되어 리세스 영역 내에 CVD-Al막을 안정적으로 채워 넣기 어려운 것을 확인할 수 있다.
도 14a 및 도 14b는 본 발명의 방법에 따라 금속 배선을 형성할 때, HCM-TiN막 형성 후 CVD-Al막 형성 전에 있어서 진공파괴 여부에 따른 CVD-Al막의 선택적 성장 특성을 평가한 결과이다.
보다 구체적으로 설명하면, 도 14a는 도 9a 내지 도 9d의 경우와 동일한 조건하에서 HCM-TiN막 형성 후 인시튜로 CVD-Al막을 5초 동안 형성한 경우이고, 도 14b는 HCM-TiN막 형성한 후 진공 파괴된 상태를 거쳐 CVD-Al막을 도 14a의 경우와 동일한 조건하에 형성한 경우이다. 도 14a의 경우에는 CVD-Al막이 리세스 영역의 내부에만 선택적으로 성장된 반면, 도 14b의 경우에는 CVD-Al막의 하지막 의존성에 따른 선택적 성장 특성이 저하되었다. 도 14a 및 도 14b의 결과로부터, HCM-TiN막 형성 후 진공파괴 없이 인시튜로 CVD-Al막 형성 공정을 진행하여야 하지막 의존성에 따른 CVD-Al막 성장 특성을 유리하게 이용할 수 있음을 알 수 있다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법에서는 리세스 영역 내에 HCM을 이용하는 스퍼터링 방법에 의하여 Ti-리치 TiN막을 형성한 후 CVD-Al막을 형성한다. 상기 리세스 영역 내부에서는 그 외부에서보다 더 낮은 질소 함량을 가지는 Ti-리치 TiN막이 형성된다. Ti-리치 TiN막 위에 CVD-Al막을 형성할 때, 리세스 영역의 내벽 위에 형성된 Ti-리치 TiN막에서의 질소 농도 구배 및 제어된 공정 조건으로 인하여, 리세스 영역의 외부에서는 Al 소스의 반응이 억제된 상태에서 리세스 영역의 내부에서 CVD-Al막이 선택적으로 그 저면으로부터 성장되기 시작한다. 즉, 본 발명에 따른 방법에서는 CVD-Al막의 하지막 의존성에 따른 선택적 성장 특성을 이용하여 상기 리세스 영역 내에만 선택적으로 CVD-Al막을 형성할 수 있다. 상기 리세스 영역 내에 형성되는 CVD-Al막은 우수한 매립 특성을 제공할 수 있다. 따라서, 아스펙트비가 크고 CD가 작은 리세스 영역 내에 양호한 증착 특성 및 우수한 매립 특성을 가지는 금속 배선층을 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9d는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 따라 금속 배선을 형성할 때 리세스 영역 내에서의 CVD-Al막의 선택적 증착 특성을 확인한 실험 결과를 보여주는 SEM (scanning electron microscope) 사진들이다.
도 10은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 따라 금속 배선을 형성한 결과물의 단면을 보여주는 SEM 사진이다.
도 11a 및 도 11b는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 따라 금속 배선을 형성할 때 CVD-Al막의 하지막 의존성을 평가한 일 예를 보여주는 SEM 사진들이다.
도 12a 및 도 12b는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 따라 금속 배선을 형성할 때 CVD-Al막의 하지막 의존성을 평가한 다른 예를 보여주는 SEM 사진들이다.
도 13은 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법에서의 CVD-Al 막의 성장 양상을 보여주는 SEM 사진이다.
도 14a 및 도 14b는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 있어서 HCM-TiN막 형성 후 CVD-Al막 형성 전에 있어서 진공파괴 여부에 따른 CVD-Al막의 선택적 성장 특성을 평가한 결과이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 20: 절연막 패턴, 22: 리세스 영역, 30: 장벽 금속막, 40: Ti-리치 TiN막, 42: 제1 부분, 44: 제2 부분, 50: CVD-Al막, 50a, 50b: 50c: Al막, 60: 금속막, 70: 금속 배선층.

Claims (59)

  1. 반도체 기판상에 내벽을 가지는 리세스 영역과 상면을 구비하는 절연막 패턴을 형성하는 단계와,
    상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상면 위에 장벽 금속막을 형성하는 단계와,
    상기 절연막 패턴의 상면 위에서보다 상기 리세스 영역의 내벽에서 더 작은 질소 함량을 가지는 Ti-리치 TiN막을 상기 장벽 금속막 위에 형성하는 단계와,
    상기 Ti-리치 TiN막 위에 상기 리세스 영역을 채우는 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 리세스 영역은 상기 반도체 기판의 도전 영역을 노출시키는 콘택홀인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 리세스 영역은 상기 절연막 패턴의 두께보다 작은 깊이로 형성된 트렌치인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에 있어서,
    상기 장벽 금속막은 TiN막, 또는 Ti막＼TiN막의 적층 구조로 이루어지는 것을 포함하는 것을 특징으로 하는 반도체 소자의금속 배선 형성 방법.
  5. 제4항에 있어서,
    상기 Ti막 및 TiN막은 각각 CVD (chemical vapor deposition), PVD (physical vapor deposition), 또는 ALD (atommic layer deposition) 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에 있어서,
    상기 장벽 금속막은 소스로서 TiCl4 및 NH3를 사용하는 열(thermal) CVD 공정에 의하여 형성된 TiN막을 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제6항에 있어서,
    상기 장벽 금속막은 소스로서 TiCl4를 사용하는 플라즈마 CVD 공정에 의하여 형성된 Ti막을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제6항에 있어서,
    상기 Ti-리치 TiN막은 상기 TiN막 위에 직적 접하도록 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제1항에 있어서,
    상기 Ti-리치 TiN막은 상기 절연막 패턴의 상면 위에서보다 상기 리세스 영역의 내벽 위에서 더 작은 두께를 가지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제9항에 있어서,
    상기 Ti-리치 TiN막은 상기 리세스 영역의 내벽 위에서의 두께가 0Å보다 크고 상기 절연막 패턴의 상면 위에서의 두께의 10% 이하인 두께를 가지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  11. 제1항에 있어서,
    상기 Ti-리치 TiN막은 상기 리세스 영역의 저면에서 가장 작은 질소 함량을 가지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  12. 제1항에 있어서,
    상기 Ti-리치 TiN막은 HCM (hollow-cathode magnetron)을 이용하는 고밀도 마그네트론 스퍼터링 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  13. 제12항에 있어서,
    상기 Ti-리치 TiN막 형성 단계에서는 상기 반도체 기판상에 Ar 가스 및 N2 가스가 동시에 공급되고,
    상기 Ti-리치 TiN막은 메탈릭 모드 (metallic mode)로 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  14. 제13항에 있어서,
    상기 Ti-리치 TiN막 형성 단계에서는 상기 반도체 기판상에 Ar 가스가 N2 가스보다 더 많은 유량으로 공급되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  15. 제13항에 있어서,
    상기 Ti-리치 TiN막 형성 단계에서는 상기 반도체 기판상에 Ar 가스가 N2 가스보다 적어도 4배 더 많은 유량으로 공급되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  16. 제1항에 있어서,
    상기 Ti-리치 TiN막 형성 단계는 3 ∼ 10초 동안 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  17. 제1항에 있어서,
    상기 Ti-리치 TiN막 형성 단계에서는 20 ∼ 40 kW (kilowatts)의 파워가 인가되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  18. 제1항에 있어서,
    상기 Ti-리치 TiN막 형성 단계에서는 상기 반도체 기판의 온도를 25 ∼ 350℃로 가열하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  19. 제1항에 있어서,
    상기 배선층 형성 단계는 상기 Ti-리치 TiN막 위에 CVD 공정에 의하여 Al막을 형성하는 단계를 포함하고,
    상기 Al막이 상기 리세스 영역의 내부에서만 선택적으로 성장되도록 상기 Al막의 증착 시간을 제어하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  20. 제19항에 있어서,
    상기 Al막 형성 단계는 상기 Ti-리치 TiN막 형성 후 진공파괴 없이 인시튜(in-situ)로 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  21. 제19항에 있어서,
    상기 Al막 형성 단계에서는 상기 리세스 영역의 외부에서 발생될 수 있는 Al 소스의 반응을 억제하기 위하여 공정 시간, 온도, 압력, 및 캐리어 가스의 유량 중 선택되는 적어도 하나의 공정 변수를 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  22. 제19항에 있어서,
    상기 Al막 형성 단계는 120℃ 이상, 130℃ 미만의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  23. 제19항에 있어서,
    상기 Al막 형성 단계는 5 ∼ 10 Torr의 압력하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  24. 제19항에 있어서,
    상기 Al막은 Al 소스로서 MPA (methylpyrrolidine alane), DMEAA (dimethylethylamine alane), DMAH (dimethylaluminum hydride) 또는 TMAA (trimethylamine alane) 전구체를 사용하는 MOCVD (metal organic CVD) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  25. 제19항에 있어서,
    상기 배선층 형성 단계는
    상기 Al막 위에 금속막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  26. 제25항에 있어서,
    상기 금속막은 PVD 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  27. 제25항에 있어서,
    상기 금속막은 Al 또는 Al 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  28. 제25항에 있어서,
    상기 금속막이 형성된 결과물을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  29. 제28항에 있어서,
    상기 열처리는 350 ∼ 500℃의 온도로 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  30. 반도체 기판상에 내벽을 가지는 리세스 영역과 상면을 구비하는 절연막 패턴을 형성하는 단계와,
    상기 리세스 영역의 내벽 및 상기 절연막 패턴의 상면 위에 Ti, TiN, 또는 이들의 조합으로 이루어지는 제1 라이너를 형성하는 단계와,
    HCM을 이용하는 고밀도 마그네트론 스퍼터링 방법에 의하여 형성되는 Ti-리치 TiN막으로 이루어지는 제2 라이너를 상기 제1 라이너 위에 형성하는 단계와,
    상기 리세스 영역의 내부에서만 선택적으로 상기 Ti-리치 TiN막 위에 Al막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  31. 제30항에 있어서,
    상기 제1 라이너는 CVD, PVD, 또는 ALD 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  32. 제30항에 있어서,
    상기 제2 라이너는 상기 절연막 패턴의 상면 위에서보다 상기 리세스 영역의 내벽에서 더 작은 질소 함량을 가지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  33. 제30항에 있어서,
    상기 제2 라이너는 상기 리세스 영역의 저면에서 가장 작은 질소 함량을 가지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  34. 제30항에 있어서,
    상기 제2 라이너는 상기 절연막 패턴의 상면 위에서보다 상기 리세스 영역의 내벽 위에서 더 작은 두께를 가지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  35. 제34항에 있어서,
    상기 제2 라이너는 상기 리세스 영역의 내벽 위에서의 두께가 0Å보다 크고 상기 절연막 패턴의 상면 위에서의 두께의 10% 이하인 두께를 가지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  36. 제30항에 있어서,
    상기 제2 라이너 형성 단계에서는 상기 반도체 기판상에 Ar 가스 및 N2 가스가 동시에 공급되고,
    상기 제2 라이너는 메탈릭 모드 (metallic mode)로 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  37. 제36항에 있어서,
    상기 제2 라이너 형성 단계에서는 상기 반도체 기판상에 Ar 가스가 N2 가스보다 더 많은 유량으로 공급되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  38. 제36항에 있어서,
    상기 제2 라이너 형성 단계에서는 상기 반도체 기판상에 Ar 가스가 N2 가스보다 적어도 4배 더 많은 유량으로 공급되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  39. 제30항에 있어서,
    상기 제2 라이너 형성 단계는 3 ∼ 10초 동안 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  40. 제30항에 있어서,
    상기 제2 라이너 형성 단계에서는 20 ∼ 40 kW의 파워가 인가되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  41. 제30항에 있어서,
    상기 제2 라이너 형성 단계에서는 상기 반도체 기판의 온도를 25 ∼ 350℃로 가열하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  42. 제30항에 있어서,
    상기 Al막 형성 단계는 상기 제2 라이너 형성 후 진공파괴 없이 인시튜(in-situ)로 행해지는 것을 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  43. 제42항에 있어서,
    상기 Al막은 Al 소스로서 MPA (methylpyrrolidine alane), DMEAA(dimethylethylamine alane), DMAH (dimethylaluminum hydride) 또는 TMAA (trimethylamine alane) 전구체를 사용하는 MOCVD (metal organic CVD) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  44. 제30항에 있어서,
    상기 Al막이 상기 리세스 영역의 내부에서만 선택적으로 성장되도록 상기 Al막의 증착 시간을 제어하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  45. 제44항에 있어서,
    상기 Al막 형성 단계에서는 상기 리세스 영역의 외부에서 발생될 수 있는 Al 소스의 반응을 억제하기 위하여 공정 시간, 온도, 압력, 및 캐리어 가스의 유량 중 선택되는 적어도 하나의 공정 변수를 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  46. 제30항에 있어서,
    상기 Al막 형성 단계는 120℃ 이상, 130℃ 미만의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  47. 제30항에 있어서,
    상기 Al막 형성 단계는 5 ∼ 10 Torr의 압력하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  48. 제30항에 있어서,
    상기 Al막 위에 금속막을 형성하는 단계와,
    상기 금속막이 형성된 결과물을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  49. 저면 및 입구측 상부 내벽을 가지는 리세스 영역을 구비하도록 반도체 기판상에 형성된 절연막 패턴 중 적어도 상기 리세스 영역의 저면 및 상부 내벽 위에 장벽 금속막을 형성하는 단계와,
    상기 상부 내벽 근방에서보다 상기 저면 근방에서 더 작은 질소 함량을 가지는 Ti-리치 TiN막을 상기 장벽 금속막 위에 HCM을 이용하는 스퍼터링 방법에 의하여 형성하는 단계와,
    상기 Ti-리치 TiN막 위에 상기 리세스 영역을 채우는 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  50. 제49항에 있어서,
    상기 Ti-리치 TiN막은 상기 리세스 영역의 상부 내벽 근방에서보다 상기 저면 근방에서 더 작은 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  51. 제49항에 있어서,
    상기 Ti-리치 TiN막 형성 단계에서는 상기 반도체 기판상에 Ar 가스 및 N2 가스가 동시에 공급되고,
    상기 Ti-리치 TiN막은 메탈릭 모드 (metallic mode)로 증착되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  52. 제51항에 있어서,
    상기 Ti-리치 TiN막 형성 단계에서는 상기 반도체 기판상에 Ar 가스가 N2 가스보다 더 많은 유량으로 공급되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  53. 제49항에 있어서,
    상기 Ti-리치 TiN막 형성 단계는 3 ∼ 10초 동안 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  54. 제49항에 있어서,
    상기 배선층을 형성하는 단계는
    CVD 공정에 의하여 상기 리세스 영역의 내부에서만 선택적으로 상기 Ti-리치 TiN막 위에 Al막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  55. 제54항에 있어서,
    상기 Al막은 상기 리세스 영역의 입구측 상부 내벽에서보다 상기 리세스 영역의 저면에서 먼저 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  56. 제54항에 있어서,
    상기 Al막 형성 단계에서는 상기 리세스 영역의 외부에서 발생될 수 있는 Al 소스의 반응을 억제하기 위하여 공정 시간, 온도, 압력, 및 캐리어 가스의 유량 중 선택되는 적어도 하나의 공정 변수를 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  57. 제54항에 있어서,
    상기 Al막 형성 단계는 120℃ 이상, 130℃ 미만의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  58. 제54항에 있어서,
    상기 Al막 형성 단계는 5 ∼ 10 Torr의 압력하에서 행해지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  59. 제54항에 있어서,
    상기 Al막은 Al 소스로서 MPA (methylpyrrolidine alane), DMEAA (dimethylethylamine alane), DMAH (dimethylaluminum hydride) 또는 TMAA (trimethylamine alane) 전구체를 사용하는 MOCVD (metal organic CVD) 방법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR1020040037328A 2004-05-25 2004-05-25 반도체 소자의 금속 배선 형성 방법 KR100594276B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040037328A KR100594276B1 (ko) 2004-05-25 2004-05-25 반도체 소자의 금속 배선 형성 방법
US11/084,576 US7541282B2 (en) 2004-05-25 2005-03-18 Methods of forming metal-nitride layers in contact holes
DE200510023670 DE102005023670B4 (de) 2004-05-25 2005-05-23 Verfahren zum Ausbilden von Metall-Nitrid-Schichten in Kontaktöffnungen und integrierte Schaltung mit derart ausgebildeten Schichten
CNA2005100738736A CN1716549A (zh) 2004-05-25 2005-05-25 在接触孔中形成金属－氮化物层的方法和如此形成的层
JP2005153081A JP2005340830A (ja) 2004-05-25 2005-05-25 コンタクトホール内の金属窒化膜の形成方法、及びその方法によって形成された金属窒化膜

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040037328A KR100594276B1 (ko) 2004-05-25 2004-05-25 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20050113300A true KR20050113300A (ko) 2005-12-02
KR100594276B1 KR100594276B1 (ko) 2006-06-30

Family

ID=35424278

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040037328A KR100594276B1 (ko) 2004-05-25 2004-05-25 반도체 소자의 금속 배선 형성 방법

Country Status (3)

Country Link
US (1) US7541282B2 (ko)
KR (1) KR100594276B1 (ko)
CN (1) CN1716549A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7807571B2 (en) 2006-09-05 2010-10-05 Samsung Electronics Co., Ltd. Semiconductor device and methods of forming the same
KR20180102517A (ko) * 2017-03-07 2018-09-17 도쿄엘렉트론가부시키가이샤 레트로그레이드 리세스된 피처를 충전하는 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070259519A1 (en) * 2006-05-02 2007-11-08 International Business Machines Corporation Interconnect metallization process with 100% or greater step coverage
US20080280446A1 (en) * 2007-05-08 2008-11-13 Qimonda Ag Method of producing a microscopic hole in a layer and integrated device with a microscopic hole in a layer
US7824743B2 (en) * 2007-09-28 2010-11-02 Applied Materials, Inc. Deposition processes for titanium nitride barrier and aluminum
WO2011013374A1 (ja) * 2009-07-29 2011-02-03 キヤノンアネルバ株式会社 半導体装置およびその製造方法
US8564094B2 (en) * 2009-09-09 2013-10-22 Micron Technology, Inc. Capacitors including at least two portions of a metal nitride material, methods of forming such structures, and semiconductor devices including such structures
US8841211B2 (en) 2010-06-09 2014-09-23 Applied Materials, Inc. Methods for forming interconnect structures
US9406617B1 (en) * 2015-11-19 2016-08-02 International Business Machines Corporation Structure and process for W contacts
US10147782B2 (en) 2016-07-18 2018-12-04 International Business Machines Corporation Tapered metal nitride structure
CN108428691B (zh) * 2018-03-14 2020-01-24 上海华虹宏力半导体制造有限公司 接触插塞及半导体器件的形成方法
CN110752150B (zh) * 2019-10-25 2022-02-01 上海华力集成电路制造有限公司 金属硬掩膜氮化钛颗粒缺陷的改善方法
JP2021136273A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体装置およびその製造方法
CN113838833B (zh) * 2020-06-24 2023-08-15 华邦电子股份有限公司 半导体器件及其制造方法
JP2022141425A (ja) * 2021-03-15 2022-09-29 キオクシア株式会社 半導体製造方法および半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152445A (ja) 1991-11-29 1993-06-18 Fujitsu Ltd 多層配線およびその形成方法
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
TW402778B (en) 1996-07-12 2000-08-21 Applied Materials Inc Aluminum hole filling using ionized metal adhesion layer
EP1034566A1 (en) * 1997-11-26 2000-09-13 Applied Materials, Inc. Damage-free sculptured coating deposition
JP2000054123A (ja) 1998-08-07 2000-02-22 Mitsubishi Electric Corp 半導体装置の製造方法および製造装置
US6413858B1 (en) * 1999-08-27 2002-07-02 Micron Technology, Inc. Barrier and electroplating seed layer
US6652718B1 (en) * 2001-01-30 2003-11-25 Novellus Systems, Inc. Use of RF biased ESC to influence the film properties of Ti and TiN
KR20020072875A (ko) 2001-03-13 2002-09-19 삼성전자 주식회사 반도체 소자의 금속 배선 형성 방법
KR100396891B1 (ko) * 2001-03-21 2003-09-03 삼성전자주식회사 반도체 소자의 금속 배선 형성 방법
US20020192948A1 (en) * 2001-06-15 2002-12-19 Applied Materials, Inc. Integrated barrier layer structure for copper contact level metallization
US6589398B1 (en) * 2002-03-28 2003-07-08 Novellus Systems, Inc. Pasting method for eliminating flaking during nitride sputtering
US6727560B1 (en) * 2003-02-10 2004-04-27 Advanced Micro Devices, Inc. Engineered metal gate electrode

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7807571B2 (en) 2006-09-05 2010-10-05 Samsung Electronics Co., Ltd. Semiconductor device and methods of forming the same
KR20180102517A (ko) * 2017-03-07 2018-09-17 도쿄엘렉트론가부시키가이샤 레트로그레이드 리세스된 피처를 충전하는 방법

Also Published As

Publication number Publication date
CN1716549A (zh) 2006-01-04
KR100594276B1 (ko) 2006-06-30
US7541282B2 (en) 2009-06-02
US20050263890A1 (en) 2005-12-01

Similar Documents

Publication Publication Date Title
US7470612B2 (en) Method of forming metal wiring layer of semiconductor device
KR100594276B1 (ko) 반도체 소자의 금속 배선 형성 방법
US6518668B2 (en) Multiple seed layers for metallic interconnects
KR100446300B1 (ko) 반도체 소자의 금속 배선 형성 방법
US8586471B2 (en) Seed layers for metallic interconnects and products
US6924226B2 (en) Methods for making multiple seed layers for metallic interconnects
US6589887B1 (en) Forming metal-derived layers by simultaneous deposition and evaporation of metal
US20010007797A1 (en) Method of forming a tungsten plug in a semiconductor device
JP2011091242A (ja) 半導体装置の製造方法
US20070077755A1 (en) Method of forming metal wiring in a semiconductor device
JP2002280387A (ja) 半導体素子の金属配線形成方法
US6905960B2 (en) Method of forming a contact in a semiconductor device
US20040094838A1 (en) Method for forming metal wiring layer of semiconductor device
JP2005340830A (ja) コンタクトホール内の金属窒化膜の形成方法、及びその方法によって形成された金属窒化膜
JPH06224194A (ja) 半導体装置の製造方法
JP2005129831A (ja) 半導体装置の製造方法
US7524749B2 (en) Metallization method of semiconductor device
KR100735524B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100875073B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100732747B1 (ko) 반도체 소자의 구리 배선 형성 방법
TWI409880B (zh) 一種用來製造半導體裝置的方法
KR20040059836A (ko) 반도체 소자의 콘택 형성방법
KR20060002105A (ko) 반도체 장치의 콘택 형성 방법
KR20080021301A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee