KR20060002105A - 반도체 장치의 콘택 형성 방법 - Google Patents

반도체 장치의 콘택 형성 방법 Download PDF

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Abstract

반도체 장치의 콘택 형성 방법에서, 반도체 기판 상에 절연막을 형성한 후, 절연막의 소정 부위를 식각하여 콘택홀을 형성한다. 60℃이상의 온도에서 콘택홀의 표면 및 절연막 상에 티타늄 등을 포함하는 웨팅막을 형성한다. 이후, 웨팅막 상에 화학 기상 증착 방법 및 물리 기상 증착 방법을 순차적으로 사용하여 콘택홀을 매립하는 알루미늄 막 등의 금속막을 형성한다. 화학기상증착 방법에 의한 알루미늄의 이상성장을 최소화함으로써 반도체 장치의 불량 및 신뢰성 저하를 최소화할 수 있다.

Description

반도체 장치의 콘택 형성 방법{METHOD OF FORMING A CONTACT IN A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 의하여 금속배선을 형성하는 공정을 설명하기 위한 단면도들이다.
도 2는 종래기술에 의한 금속배선 형성 시 발생하는 CVD-Al의 이상성장을 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4e는 본 발명의 제2 실시예에 따른 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도들이다.
도 5는 종래 기술에 의하여 티타늄 막을 형성한 경우 CVD-Al의 표면 모폴로지를 나타내는 SEM 사진이다.
도 6은 본 발명에 따른 티타늄 막을 형성한 경우 CVD-Al의 표면 모폴로지를 나타내는 SEM사진이다.
도 7은 다양한 온도에서 티타늄 막을 형성한 경우 CVD-Al의 RI(Reflective Index)을 나타내는 그래프이다.
도 8 내지 도 10은 다양한 온도에서 티타늄 막을 형성한 경우 티타늄 막의 표면 특성을 나타내는 AFM 사진들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제1 금속배선 20, 102, 202 : 절연막
30, 104, 204 : 콘택홀 100, 200 : 반도체 기판
40, 106, 206 : 금속장벽막 50,108, 208 : 웨팅막
60 : CVD-Al 70, 110, 210, 212 : 알루미늄막
본 발명은 반도체 장치의 콘택 형성방법에 관한 것으로, 보다 상세하게는 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치의 콘택 형성방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치의 집적도가 증가됨에 따라 회로의 선폭 및 콘택의 폭은 급격히 감소하고 있는 반면, 절연막의 두께는 대체로 일정하게 유지되고 있다. 이에 따라 콘택의 종횡비는 증가하며, 금속배선의 폭 및 두께는 점점 감소한다. 이와 같이 콘 택홀의 종횡비가 증가함에 따라, 콘택홀 내에 금속배선을 완전히 채우는 기술이 매우 중요해지고 있다.
콘택을 형성하기 위하여 콘택홀 내에 금속 물질을 채워 넣는 기술로서 주로 물리 기상 증착 공정(physical vapor deposition; 이하 종종 PVD라 한다.)이 사용되어 왔다. 그러나 물리 기상 증착 공정을 사용하여 높은 종횡비를 갖는 콘택홀 내를 매립할 경우 보이드의 발생을 피하기 어렵다.
이러한 문제점을 해결하기 위하여, 금속 물질의 접착 특성 및 리플로우 특성을 향상시키기 위한 웨팅막(wetting layer)을 형성하는 방법이 사용되고 있다. 이에 따르면, 웨팅막을 형성한 후, 금속 물질을 채우고 열처리를 통해 상기 금속 물질을 리플로우(reflow)한다. 또한, 리플로우 공정 수행 동안에 금속 물질이 절연막 내로 확산되기 때문에 이를 방지하기 위하여 금속막을 형성하기 이전에 베리어층(barrier layer)을 형성하여야 한다.
그러나, 최근의 높은 종횡비를 갖는 콘택홀에서 상기 베리어층 및 웨팅막을 균일한 두께로 형성하는 공정이 매우 어려울 뿐더러, 금속 물질의 확산 방지 및 금속 물질의 접착 및 리플로우 특성을 향상시키는데 효율적인 물질을 사용하여 상기 막들을 형성하는 것은 더욱 어렵다. 따라서, 상기 콘택홀 내에 보이드 없이 금속 물질을 채워 넣어 금속 배선을 형성하는 것은 용이하지 않다.
또한, 콘택홀을 저항이 낮은 물질로 완전히 채우기 위한 기술로 Al-CVD(aluminum-chemical vapor deposition)공정이 있다. 반도체소자를 반도체기판 상에 구현하는 데 있어서 금속배선은 필수적으로 요구된다. 금속배선은 전기적인 신호를 전송시키는 역할을 하므로, 전기적인 저항이 낮아야 함은 물론 경제적이고 신뢰성이 높아야 한다. 이러한 특성을 갖는 물질로는 알루미늄을 들 수 있으며, 이에 따라 현재 금속배선으로 알루미늄 막이 널리 사용되고 있다.
Al-CVD 공정은 크게 두 가지로 분류되는데 그 중 하나가 Selective-Al 공정이고 또 하나가 blanket-Al 공정이다. Select-Al 공정은 금속 장벽층 형성 후에 금속 증착 방지막 (Anti-Nucleation Layer; 이하 종종 ANL이라 한다.)을 패턴의 상부 면에만 형성함으로써, 선택적인 금속 증착을 가능하게 하는 방법이다. 이에 있어서, 금속 증착 방지막은 절연성을 가진 산화막 또는 질화막이며, 이러한 금속방지막의 상부에는 화학기상증착 방법에 의한 알루미늄이 증착되지 않는다.
이러한 Selective-Al 공정을 수행하기 위해서는 금속 증착 방지막 형성 공정이 필요하다. 대표적인 방법으로는 산화성이 강한 금속 물질을 스텝커버리지(step-coverage)가 열악한 방법으로 형성한 후, 이를 자연 산화시키는 방법이 있다. 또한, 웨팅막으로써 티타늄 질화막을 형성한 후에 질소 플라즈마 처리를 함으로써 티타늄 질화막을 금속 증착 방지막으로 만드는 방법도 이용되고 있다.
그러나, 이러한 Selective-Al의 증착 방식은 금속 증착 방지막 형성 시 콘택의 내부에까지 금속 증착 방지막이 형성되면 안되므로 10:1 이상의 높은 종횡비를 갖는(high aspect ratio) 패턴에 적용 가능하다. 따라서, 비어(via)와 같은 2:1 정도의 패턴에는 Blanket-Al 공정을 수행하고 있다.
Blanket-Al 공정은 기판 전면에 CVD-Al을 사용하여 콘택홀을 채우는 기술로서 우수한 스텝커버리지를 갖는 알루미늄의 특성을 최대한 이용하고자 하는 것이 다. 그러나 CVD-Al의 경우, 막질의 균일도가 PVD-Al에 비해 매우 나쁘기 때문에 CVD-Al만으로는 배선 공정을 완성할 수 없다.
이러한 문제점을 해결하기 위하여 적정한 두께의 CVD-Al 막질을 기판 전면 증착한 후, 나머지는 PVD-Al을 증착하여 배선을 형성하는 방법이 사용되고 있다. 도 1a 내지 도 1c는 이와 같은 CVD-Al과 PVD-Al을 모두 사용하여 배선을 형성하는 공정을 설명하기 위한 단면도들이다. 도 1a를 참조하면, 우선 기판(도시되지 않음) 상에 콘택홀(30)을 형성한 후, 콘택홀(30) 표면에 금속장벽막(40) 및 웨팅막(50)을 순차적으로 형성한다. 도 1b를 참조하면, 상술한 바와 같이 형성된 웨팅막(50) 상부에 CVD-Al(60)을 증착한다. 이어서, 도 1c에 도시된 바와 같이 PVD-Al을 증착하고 열처리를 하여 증착된 알루미늄을 리플로우 한다. 이에 따라, 알루미늄막(70)이 형성된다.
그러나, 이와 같이 적정 두께의 CVD-Al을 증착한다 하더라도 어떠한 경우에는 CVD-Al의 이상성장이 나타나며, 특히 상온에서 티타늄 막을 증착한 후, 그 상부에 CVD-Al을 증착할 경우, CVD-Al의 이상 성장이 반드시 발생하게 된다.
도 2는 종래기술에 의한 배선 형성 시 발생하는 CVD-Al의 이상성장을 설명하기 위한 단면도이다. 도 2를 참조하면, CVD-Al(60)의 이상 성장이 콘택(30)의 입구에 형성되면, 콘택이(30) 금속물질로 다 채워지기 전에 미리 닫혀버리는 이른바 프리마츄어 클로져(premature closure) 현상이 발생하게 된다. 이러한 현상은 콘택 내의 연속적인 CVD-Al 막(60)의 생성을 저해하고, 필(fill) 특성을 저하시킴으로서 배선 신뢰성을 열화시키는 요인이 된다.
이와 같이, 종래의 방법을 사용하여 콘택홀 또는 비아홀 내에 금속 물질을 매립시키기 위한 금속 배선 공정의 구현이 용이하지 않다. 따라서, 콘택홀 또는 비어홀 내에 금속물질을 보이드 없이 매립함으로써 반도체 장치의 불량이나 신뢰성 저하를 방지할 수 있는 금속 배선 공정이 요구되고 있다.
따라서, 본 발명의 목적은 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치의 콘택 형성 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한 반도체 장치의 콘택 형성 방법에 있어서, 반도체 기판 상에 절연막을 형성한 후, 상기 절연막의 소정 부위를 식각하여 콘택홀을 형성한다. 이어서, 60℃ 이상의 온도에서 상기 콘택홀의 표면 및 상기 절연막 상에 물리 기상 증착 방법, 화학 기상 증착 방법 또는 원자층 적층 방법을 사용하여 티타늄 등을 포함하는 웨팅막을 형성한다. 이 경우 상기 웨팅막은 상기 콘택홀 내부를 완전히 매몰하지 않는 두께로 형성한다. 이후, 상기 웨팅막 상에 화학 기상 증착 방법 및 물리 기상 증착 방법을 사용하여 상기 콘택홀을 매립하는 금속막을 형성한다. 상기 금속막은 메틸피롤리딘 알란(methyl pyrrolidine alane)등을 전구체로 사용하여 형성되며, 알루미늄 등을 포함한다. 콘택홀 형성 후, 웨팅막 형성 전에 금속장벽막을 선택적으로 형성할 수도 있다.
본 발명에 따르면, 60℃ 이상의 온도에서 티타늄 웨팅막을 형성함으로서, 이 후의 알루미늄 증착 시에 발생할 수 있는 CVD-Al의 이상성장을 최소화할 수 있다. 이에 따라, 상기 CVD-Al의 이상성장에 의하여 발생할 수 있는 콘택 내부의 보이드 및 금속 낫 필 문제가 해결된다. 즉, 콘택홀 또는 비어홀 내에 금속물질을 보이드 없이 매립함으로써 반도체 장치의 불량을 방지함과 동시에 반도체 장치의 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치의 콘택 형성 방법을 상세히 설명한다.
실시예 1
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 또는 반도체 소자들이 형성되어 있는 반도체 기판 상에 절연막(102)을 형성한다. 이어서, 상기 절연막(102)상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 절연막(102)을 식각한다. 이에 따라 콘택홀(104)이 형성된다. 상기 콘택홀(104)의 저면에는 도전성 패턴이 노출될 수도 있고, 반도체 기판의 소정 영역(예컨대, 트랜지스터의 소오스 또는 드레인 영역)이 노출될 수도 있다.
도 3b를 참조하면, 상기 콘택홀(104)의 저면과 측면 및 상기 절연막(102)의 상부에 금속장벽막(106)을 형성한다. 상기 금속장벽막(106)은 상기 콘택홀(104)을 매몰하지 않는 두께로 형성한다.
상기 금속장벽막(106)은, 후속 공정을 통해 콘택홀(104) 내부에 충진되는 금속 배선용 금속 물질이 상기 콘택홀(104) 측면의 절연막(102)으로 확산되는 것을 방지하기 위한 막이다. 상기 금속장벽막(106)은 접착력이 우수하고, 콘택 저항이 낮아야 한다. 또한 열적 스트레스 및 기계적 스트레스에 대한 저항력이 높아야 하며, 낮은 전기 전도도를 요구한다. 이러한 요구를 만족시키는 금속장벽막(106)의 일 예로서, 티타늄막, 티타늄 질화막 또는 티타늄/티타늄 질화막(Ti/TiN)으로 이루어지는 복합막을 들 수 있다. 바람직하게 상기 금속장벽막은 티타늄/티타늄 질화막으로 이루어지는 복합막으로 형성한다. 상기 티타늄막(106a)은 후속하여 형성될 배선용 금속 물질이 절연막으로 확산하는 것을 방지하는 특성은 매우 우수하지만, 이 후에 증착되는 금속 물질과 반응하여 계면에 반응물을 형성할 수 있기 때문이다. 상기 반응물은 저항이 매우 높기 때문에, 콘택의 접촉 저항을 증가시킨다. 그러나, 상기 티타늄 질화물(106b)은 이 후에 증착되는 배선용 금속 물질과 거의 반응하지 않는다. 때문에, 상기 티타늄막(106a)을 먼저 형성하고 이어서 티타늄 질화막(106b)을 형성함으로서, 배선용 금속 물질의 확산 및 반응물 형성을 효과적으로 방지할 수 있다.
상기 티타늄막(106a) 및 티타늄 질화막(106b)은 상기 콘택홀(104)을 매몰하지 않으면서, 후속 공정에서 상기 콘택홀(104)내에 배선용 금속 물질이 충분히 채워질 수 있도록 형성하여야만 한다.
상기 티타늄막(106a) 및 티타늄 질화막(106b)은 타겟(target)에 가속된 입자를 충돌시켜 상기 타겟으로부터 상기 금속 물질을 방출시켜 상기 기판 표면에 금속막을 형성하는 물리 증착 방식으로 형성할 수 있다. 이 때, 상기 타겟은 티타늄 물질로서 사용할 수 있다.
구체적으로, 상기 티타늄막(106a)을 형성하기 위해, 타겟으로 티타늄 물질을 사용하고, 챔버 내의 분위기 가스로서 아르곤 가스를 사용할 수 있다. 또한, 상기 티타늄 질화막(106b)을 형성하기 위해, 타겟으로 티타늄 물질을 사용하고, 상기 티타늄 물질과 반응하기 위한 가스로서 질소 가스를 제공한다. 또한, 챔버 내의 분위기 가스로서 아르곤 가스를 사용할 수 있다.
도 3c를 참조하면, 60℃이상의 온도에서 상기 금속장벽막(106)상에 웨팅막(108)을 형성한다.
상기 웨팅막(108)은 상기 콘택홀(104)을 완전히 매몰하지 않는 두께로 형성한다. 상기 웨팅막(108)은 후속으로 증착되는 금속 물질에 유동성을 향상시켜 상기 금속 물질이 상기 콘택홀(104)내부에 잘 플로우되도록 하고, 상기 금속 물질의 접착성을 향상시킨다. 이러한 역할을 효과적으로 수행하기 위한 웨팅막(108)은 다음과 같은 특성을 요구한다. 상기 웨팅막(108)은 상기 금속장벽막(106)상에 연속적으로 균일하게 형성되어야 한다. 만일, 상기 웨팅막(108)이 불연속적으로 형성되는 경우에, 상기 웨팅막(108)이 형성되어 있지 않은 부위에는 금속 물질이 정상적으로 플로우되지 않아 보이드 등을 유발한다. 뿐만 아니라, 상기 웨팅막은 사이즈가 작은 콘택홀 내부를 매몰하지 않도록 매우 얇은 두께로 형성하여야 한다. 이를 위해, 상기 웨팅막(108)은 스텝 커버러지 특성이 양호한 물질 및 공정을 적용하여 형성하여야 한다. 이에 따라, 상기 웨팅막은 티타늄(Ti) 또는 티타늄 질화물(TiN) 등을 포함할 수 있다. 본 발명에서는 상기 웨팅막(108)으로서, 특히 티타늄을 사용하는 경우에 대하여 설명한다.
후속 공정에서 증착될 CVD-Al의 표면 몰폴로지(morphology)의 특성은 하부막에 따라 크게 변화한다. 특히, 증착될 CVD-Al의 하부막이 티타늄 막인 경우에 있어서, CVD-Al은 티타늄 막의 증착 온도에 따라 불균일한 이상 성장이 나타날 수 있다. 상기 웨팅막(108)으로서 티타늄 막을 형성하는 경우에 있어서, 상기 티타늄막의 증착 공정을 약 60℃ 이상의 온도에서 수행하는 것이 바람직하다. 보다 바람직하게는 약 90℃ 이상의 온도에서 CVD-Al의 증착 공정을 수행한다.
상기 웨팅막(108)은 물리 기상 증착 방식, 화학 기상 증착 방식 또는 원자층 적층 방식에 의해 티타늄을 증착시켜 형성하며, 또한 상기 웨팅막(108)은 상기 콘택홀(104)을 완전히 매몰하지 않는 두께로 형성하여야 한다.
도 3d를 참조하면, 상기 웨팅막(108)의 상부에 알루미늄막(110)을 증착시킨다. 상기 알루미늄막(110)은 화학 기상 증착 방식에 의해 형성한다. 이 경우, 상기 알루미늄막(110)을 형성할 때 상기 CVD-Al이 티타늄 막을 따라 균일하게 증착되며, 이상 성장이 발생하지 않는다. 따라서, 보이드의 형성을 최소화할 수 있으며, 콘택이 알루미늄으로 매립되기 이전에 조기에 닫혀버리는 현상도 방지할 수 있다.
상기 화학 기상 증착 방식으로 알루미늄막(110)을 형성하기 위한 금속전구체로서 DMAH(dimethylaluminum hydride), DMEAA(dimethylethylamine alane), MPA(methylpyrrolidine alane)을 사용하는 것이 바람직하다. 보다 바람직하게는 MPA(methylpyrrolidine alane)을 알루미늄 전구체로 사용한다.
이 때, 상기 알루미늄막(110)은 상기 콘택홀(104)을 완전히 매몰하지 않도 록 형성하는 것이 바람직하다. 이는, 이후 공정에서 상기 알루미늄막을 리플로우할 때 상기 알루미늄막 내에 보이드가 형성되는 것을 방지하기 위함이다.
도 3e를 참조하면, 상기 알루미늄막(110)이 형성되어 있는 기판을 수 초 내지 수 백초 동안 열처리하여 상기 알루미늄막(110)을 리플로우시킨다. 이 때, 상기 알루미늄막(110)의 표면 산화를 방지하기 위해 고 진공 분위기 하에서 공정이 수행된다. 상기 리플로우 공정을 수행된 알루미늄막(110a)은 상기 콘택홀의 내부를 완전히 매몰하면서 평탄화된다.
실시예 2
도 4a 내지 도 4e는 본 발명의 제2 실시예에 따른 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도들이다. 이하에 설명하는 제2 실시예는 콘택홀 내에 채워지는 알루미늄막의 형성 방법을 제외하고는 상기 제1 실시예와 동일하다.
도 4a를 참조하면, 상술한 바와 같이, 반도체 기판(200)상에 콘택홀(204)을 포함하는 절연막(202)을 형성한다. 이어서, 상기 콘택홀(204)내부 및 절연막(202)의 상부면에 티타늄(206a)/티타늄 질화막(206b)로 이루어지는 금속장벽막(206)을 형성한다.
도 4b를 참조하면, 상기 금속장벽막(206)상에 금속 물질을 사용하여 웨팅막(208)을 형성한다. 상기 웨팅막(208)은 티타늄을 포함한다. 상기 웨팅막(208)은 상기 콘택홀(204)의 내부 표면에 연속적으로 균일하게 형성되면서, 후속으로 증착되는 금속 물질에 유동성을 향상시킬 수 있는 두께로 형성한다. 또 한, 상기 웨팅막(208)은 상기 콘택홀(204)을 매몰하지 않으면서, 상기 콘택홀(204)내부에 후속 공정에 의해 금속 물질이 충분히 채워질 수 있는 정도의 얇은 두께로 형성하여야만 한다. 상기 웨팅막(208)은 콘택홀(204)의 내부 표면에 균일하게 형성될 수 있도록 화학 기상 증착 방식 또는 원자층 적층 방식에 의해 형성하는 것이 바람직하다.
도 4c를 참조하면, 60℃이상의 온도에서, 보다 바람직하게는 90℃ 이상의 온도에서 상기 웨팅막(208)상에 화학 기상 증착 방식으로 제1 알루미늄막을 증착한다.
상기 화학 기상 증착 방식으로 제1 알루미늄막(210)을 형성하기 위한 소오스로서 DMAH(dimethylaluminum hydride), DMEAA(dimethylethylamine alane), MPA(methylpyrrolidine alane)을 사용하는 것이 바람직하다. 보다 바람직하게는 MPA(methylpyrrolidine alane)을 알루미늄 전구체로 사용한다. 이에 따라 제1 알루미늄막을 형성할 수 있다.
상기 화학 기상 증착 방식에 의해 증착된 제1 알루미늄막(210)은 물리 기상 증착 방식에 의해 증착된 알루미늄막에 비해 스텝 커버러지가 양호하므로, 상기 웨팅막(208)의 상부면에 일정한 두께로 균일하게 형성된다. 이 때, 상기 제1 알루미늄막(210)은 상기 콘택홀(204)을 완전히 매몰하지 않는 두께로 형성한다.
도 4d를 참조하면, 상기 제1 알루미늄막(210)상에 물리 기상 증착 방식으로 제2 알루미늄막(216)을 증착한다. 상기 물리 기상 증착 방식은 예컨대, 직류 스퍼터링법, 교류 스퍼터링법, 직류 마그네트론 스퍼터링법을 포함한다. 상기 제2 알루 미늄막(216)도 역시 상기 콘택홀을 완전히 매몰하지 않는 두께로 형성하는 것이 바람직하다. 이는, 이 후 공정에서 상기 알루미늄막들을 리플로우할 때 상기 알루미늄막들 내에 보이드가 형성되는 것을 방지하기 위함이다.
만일, 화학 기상 증착 방식으로만 알루미늄막을 형성하는 경우에는 공정 시간이 매우 길어지므로 생산성이 감소된다. 그리고, 물리 기상 증착 방식으로만 알루미늄막을 형성하는 경우에는 스텝 커버러지 측면에서 불리하다. 때문에, 화학 기상 증착 방식으로 제1 알루미늄막(210)을 먼저 형성하여 상기 웨팅막 상에 균일한 두께를 갖는 금속막을 형성한 이 후에, 물리 기상 증착 방식으로 제2 알루미늄막(216)을 형성하는 것이다.
도 4e를 참조하면, 상기 제1 및 제2 알루미늄막(210,216)이 형성되어 있는 기판을 열처리하여 상기 제1 및 제2 알루미늄막(210,216)을 리플로우시킨다. 상기 리플로우된 제1 및 2 알루미늄막(210a, 216a)은 상기 콘택홀의 내부를 완전히 매몰하면서 평탄하게 형성된다.
CVD-Al의 표면 모폴로지 특성의 비교
CVD-Al의 증착온도를 제외하고는 본 발명의 실시예 2와 같은 방법으로 CVD-Al을 증착한 후, 증착된 CVD-Al의 표면 모폴로지 특성을 조사하였다. 웨팅막으로써 티타늄 막은 각각 25℃ 및 140℃의 온도에서 형성하였다. 도 5는 25℃의 온도에서 티타늄 막을 형성한 경우 CVD-Al의 표면 모폴로지를 나타내는 SEM 사진이고, 도 6은 본 발명에 따라 140℃의 온도에서 티타늄 막을 형성한 경우 CVD-Al의 표면 모폴 로지를 나타내는 SEM사진이다. 도 5를 참조하면, CVD-Al의 이상성장이 발생한 것을 확인할 수 있다. 반면, 도 6을 참조하면, CVD-Al의 이상성장이 전혀 발생하지 않았음을 알 수 있다.
따라서, 본 발명에 따라 60℃ 이상, 보다 바람직하게는 90℃ 이상의 온도에서 티타늄막을 형성할 경우, 후속에 증착될 CVD-Al의 이상성장이 완전히 제어되어, 반도체 장치의 불량을 효과적으로 방지할 수 있음을 확인할 수 있다.
티타늄막 증착 온도에 따른 CVD-Al의 RI특성의 비교
CVD-Al의 증착온도를 제외하고는 본 발명의 실시예 2와 같은 방법으로 CVD-Al을 증착한 후, 증착된 CVD-Al의 표면 모폴로지 특성을 조사하였다. 웨팅막으로써 티타늄 막은 각각 30℃, 60℃ 및 140℃의 온도에서 형성하였다. 도 7은 각각의 온도에서 티타늄 막을 형성한 경우 CVD-Al의 RI(Reflective Index)을 나타내는 그래프이다. 도 7을 참조하면, 30℃에서는 RI값이 낮으므로 CVD-Al이 이상성장 되었음을 알 수 있다. 그러나 60℃ 이상의 온도에서는 RI값이 높은 범위에서 수렴되어 CVD-Al의 이상성장이 완전히 제어되었음을 알 수 있다.
따라서, 본 발명에 따라 60℃ 이상, 보다 바람직하게는 90℃ 이상의 온도에서 티타늄막을 형성할 경우, 후속에 증착될 CVD-Al의 이상성장이 완전히 제어되어, 반도체 장치의 불량을 효과적으로 방지할 수 있음을 확인할 수 있다.
증착 온도에 따른 티타늄 막의 RMS 러프니스(RMS roughness)의 비교
증착온도를 제외하고는 본 발명의 실시예 1 및 2와 동일한 방법으로 티타늄 막을 증착한 후, AFM(atomic force microscope)를 사용하여 증착된 티타늄막의 RMS 러프니스를 조사하였다. 웨팅막으로써 티타늄 막은 각각 30℃, 60℃ 및 140℃의 온도에서 형성하였다. 이에 따른 얻어진 RMS, Ra, 및 Rmax 값을 하기의 표 1에 나타낸다.
도 8 내지 도 10은 각각의 온도에서 티타늄 막을 형성한 경우 티타늄 막의 표면 특성을 나타내는 AFM 사진들이다.
도 8 및 표 1을 참조하면, 30℃에서는 티타늄막의 RMS 러프니스값이 상대적으로 작은 것을 알 수 있다. 그러나 도 9, 도 10 및 표 1을 참조하면, 60℃ 이상의 온도에서는 티타늄막의 RMS 러프니스값이 상대적으로 증가한 것을 알 수 있다. 이에 따라, 티타늄 막의 RMS 러프니스가 증가할수록 후속의 CVD-Al 증착 시에 있어서 핵 생성 사이트가 늘어나 균일하게 CVD-Al을 형성할 수 있음을 확인할 수 있다.
따라서, 본 발명에 따라 60℃ 이상, 보다 바람직하게는 90℃ 이상의 온도에서 티타늄막을 형성할 경우, 후속에 증착될 CVD-Al의 이상성장이 완전히 제어되어, 반도체 장치의 불량을 효과적으로 방지할 수 있음을 확인할 수 있다.
Ti 증착 온도 30℃ 60℃ 140℃
RMS 0.653 0.853 0.955
Ra 0.519 0.687 0.770
Rmax 5.912 6.664 7.772

상술한 바와 같이 본 발명에 의하면, 60℃ 이상의 온도에서 티타늄 웨팅막을 형성함으로서, 이 후의 알루미늄 증착 시에 발생할 수 있는 CVD-Al의 이상성장을 최소화할 수 있다. 이에 따라, 상기 CVD-Al의 이상성장에 의하여 발생할 수 있는 콘택 내부의 보이드 및 금속 낫 필 문제가 해결된다. 즉, 콘택홀 또는 비어홀 내에 금속물질을 보이드 없이 매립함으로써 반도체 장치의 불량을 방지함과 동시에 반도체 장치의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막의 소정 부위를 식각하여 콘택홀을 형성하는 단계;
    60℃이상의 온도에서 상기 콘택홀의 표면 및 상기 절연막 상에 웨팅막(wetting layer)을 형성하는 단계; 및
    상기 웨팅막 상에 상기 콘택홀을 매립하는 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  2. 제1 항에 있어서, 상기 웨팅막은 티타늄을 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  3. 제1 항에 있어서, 상기 웨팅막은 90℃ 이상의 온도에서 증착하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  4. 제1 항에 있어서, 상기 웨팅막은 물리 기상 증착 방법, 화학 기상 증착 방법 또는 원자층 적층 방법을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  5. 제1 항에 있어서, 상기 웨팅막은 상기 콘택홀 내부를 완전히 매몰하지 않는 두께로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  6. 제1 항에 있어서, 상기 콘택홀 형성 후 상기 웨팅막 형성 전에 있어서, 상기 콘택홀의 표면 및 상기 절연막 상에 금속 장벽막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  7. 제1 항에 있어서, 상기 금속막을 형성하는 단계는,
    상기 콘택홀을 완전히 매몰하지 않으면서 상기 웨팅막 상에 금속물질을 증착하는 단계; 및
    상기 증착된 금속 물질이 상기 콘택홀 내부를 채우도록 리플로우하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  8. 제7 항에 있어서, 상기 금속 물질은 화학 기상 증착 방법을 사용하여 증착하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  9. 제1 항에 있어서, 상기 금속막을 형성하는 단계는,
    상기 콘택홀을 완전히 매몰하지 않으면서 화학 기상 증착 방법을 사용하여 상기 웨팅막 상에 제1 금속물질을 증착하는 단계;
    상기 제1 금속 물질 상에 물리 기상 증착 방법을 사용하여 제2 금속물질을 증착하는 단계; 및
    상기 제1 금속물질 및 상기 제2 금속 물질이 상기 콘택홀 내부를 채우도록 리플로우하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  10. 제9 항에 있어서, 상기 제1 금속물질 및 상기 제 2 금속물질은 동일한 물질인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  11. 제10 항에 있어서, 상기 동일한 물질은 알루미늄(Al)을 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  12. 제1 항에 있어서, 상기 금속막은 DMAH(dimethylaluminum hydride), DMEAA(dimethylethylamine alane) 또는 MPA(methylpyrrolidine alane)를 금속전구체로 사용하여 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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