KR20050106579A - 스토리지 전극과 콘택 연결체를 연결시켜 주는 랜딩패드를 포함하는 반도체 소자 및 제조 방법 - Google Patents

스토리지 전극과 콘택 연결체를 연결시켜 주는 랜딩패드를 포함하는 반도체 소자 및 제조 방법 Download PDF

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Abstract

스토리지 전극(storage node)과 콘택 연결체를 연결시켜 주는 랜딩 패드(landing pad)를 포함하는 반도체 소자 및 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 절연층을 형성하고, 절연층을 관통하는 스토리지 전극 연결체들을 다수 개 형성하고, 스토리지 전극 연결체들 중 이웃하는 2개 당 어느 하나에만 연결되게 교번적으로 형성되고 평면 상에서 어느 일 방향으로 길게 연장된 랜딩 패드를 다수 개 형성한다. 교번적으로 랜딩 패드에 연결되거나 또는 스토리지 전극 연결체에 직접 연결되는 다수 개의 커패시터의 스토리지 전극들을 형성한다.

Description

스토리지 전극과 콘택 연결체를 연결시켜 주는 랜딩 패드를 포함하는 반도체 소자 및 제조 방법{Semiconductor device comprising landing pads leading storage node electrically on contact interconnections and manufacturing method for the same}
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 커패시터(capacitor)의 스토리지 전극과 콘택 연결체의 중심이 평면 상에서 볼 때 어긋나게 커패시터가 배열될 때 스토리지 전극과 콘택 연결체를 연결시켜 주는 랜딩 패드(landing pad)를 제조하는 방법 및 이에 따라 형성되는 반도체 소자에 관한 것이다.
반도체 소자 제조 기술이 발달함에 따라 트랜지스터(transistor)의 크기는 작아지고 반도체 소자의 집적도는 급격히 증가하여 왔다. 이에 따라, DRAM(Dynamic Random Access Memory)와 같은 커패시터를 포함하는 메모리 반도체 소자를 구성할 때, 커패시터가 충분한 정전 용량을 가지도록 커패시터를 구성하는 방법의 개발이 주목되고 있다. 이러한 커패시터의 형성을 위해서, 커패시터의 스토리지 전극들의 배열을 평면 상에서 볼 때 변화시키는 방안이 고려되고 있다.
도 1 및 도 2 각각은 종래의 스토리지 전극(storage node)과 콘택 연결체를 연결시켜 주는 랜딩 패드(landing pad)를 포함하는 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도 및 평면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(10) 상에 형성되는 커패시터의 스토리지 전극(90)은 커패시턴스(capacitance)의 증대를 위해 실린더(cylinder) 형태로 도입되고 있다. 그리고, 스토리지 전극(90)이 차지하는 면적의 증대를 위해서, 평면 상에서 볼 때 비트 라인(bit line:60)이 종주하는 방향으로 치우치게 재배열되는 방안이 제시되고 있다. 이와 같이 스토리지 전극(90)의 배열이 변경되면, 스토리지 전극(90)과 이러한 스토리지 전극(90)이 연결될 반도체 기판(10) 상의 영역(도 2의 11)의 위치가 어긋나게 된다.
스토리지 전극(90)과 반도체 기판(10) 간의 전기적인 연결을 위해서, 반도체 기판(10) 영역, 예컨대, 소자 분리 영역(15)에 의해서 설정되는 활성 영역과 스토리지 전극(90)과의 사이에는 전기적 연결 구조체가 도입되고 있다.
이러한 연결 구조체는 다층의 도전성 콘택체(contacts) 또는 스터드(stud)들 등을 포함하여 구성된다. 연결 구조체는, 예를 들어, 게이트 유전층(gate dielectric:21)을 수반하고, 게이트 캐핑층(gate capping layer:26) 및 스페이서(spacer:27)를 수반하고, 도전성 폴리 실리콘층(22) 및 텅스텐 실리사이드층(23) 등을 포함하여 구성되는 게이트 라인(gate line:20)들 사이를 지나는 도전성 제1콘택 패드(41)를 포함하여 구성될 수 있다. 또한, 제1콘택 패드(41) 상에 중첩되게 수직하게 올려지는 스토리지 전극 콘택(storage node contact: 71)을 포함하여 연결 구조체가 구성될 수 있다.
그런데, 스토리지 전극(90)과 이러한 스토리지 전극(90)이 연결될 반도체 기판(10) 상의 영역(도 2의 11)의 위치가 어긋난 상태이므로, 스토리지 전극(90)과 스토리지 전극 콘택(71)은 상호간에 어긋나게 배치되게 된다. 따라서, 스토리지 전극(90)과 스토리지 전극 콘택(71) 간의 전기적 연결을 유도하기 위해서 비트 라인(600)이 종주하는 방향으로 연장되는 도전성의 랜딩 패드(80)가 도입되고 있다.
스토리지 전극(90)의 위치는 평면 상에서 볼 때 다소 변경될 수 있으나, 스토리지 전극(90)이 전기적으로 연결될 반도체 기판(10) 상의 영역의 위치는, 도 2에 제시된 바와 같이, 게이트 라인(20)과 비트 라인(60) 사이의 위치(11)로 설정되게 된다. 스토리지 전극(90)의 위치가 변경되면, 스토리지 전극(90)의 위치와 이러한 연결될 위치(11)가 어긋나기 마련이다.
한편, 비트 라인(60)은 장벽 금속층(61) 및 텅스텐(W)층(65) 및 비트 라인 캐핑층(66), 비트 라인 스페이서(67) 등을 포함하여 구성될 수 있으며, 하부의 반도체 기판(10)과는 비트 라인 콘택(62) 및 그 하부의 제2콘택 패드(45)를 통해 전기적으로 연결되기 마련이다. 이러한 도전층들의 절연은 순차적으로 형성되는 절연층들(30, 51, 53, 55) 등에 의해서 이루어지며, 식각 종료층(57)은 스토리지 전극(90)을 실린더 형상으로 형성하는 공정을 위해 도입된다.
그런데, 이와 같이 랜딩 패드(80)를 도 2에 제시된 바와 같이 스토리지 전극 콘택(71) 또는 매몰 콘택(Buried Contact)에 연결되게 셀(cell) 별로 모든 셀에 하나씩 형성하기 위해서는, 랜딩 패드(80)를 패터닝할 때 매우 높은 수준의 광 리소그래피(photo lithography) 과정이 요구되게 된다. 즉, 랜딩 패드(80)는 스토리지 전극(90)과의 오정렬 마진(misalign margin)을 고려하여 적어도 스토리지 전극(90)을 패터닝하는 데 요구되는 수준 정도로 엄밀한(tight) 디자인 룰(design rule)을 가지는 공정, 예컨대, 노광 및 식각 등의 패터닝 공정이 요구하게 된다. 이는 랜딩 패드(80) 간의 이격 거리(d)가 실질적으로 스토리지 전극(90) 간의 인격 거리 정도에 비해 크지 않기 때문이다.
그런데, 이러한 엄밀한 디자인 룰을 요구하는 공정을 랜딩 패드(80)들 형성하는 데 이용할 경우, 이러한 엄밀한 디자인 룰을 요구하는 공정은 매우 정밀한 최적의 장비를 요구하게 되므로 전체 공정의 능률이 저하되고 원가의 증가가 수반되게 된다. 보다 덜 엄밀한 공정으로 스토리지 전극(90)과 스토리지 전극 콘택(71)을 전기적으로 연결해줄 수 있는 방법의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 스토리지 전극과 반도체 기판 상의 스토리지 전극 콘택이 어긋나게 배치될 때, 스토리지 전극과 스토리지 전극 콘택을 전기적으로 연결시켜 줄 수 있는 커패시터를 포함하는 반도체 소자 및 제조 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 절연층을 형성하는 단계, 상기 절연층을 관통하는 스토리지 전극 연결체들을 다수 개 형성하는 단계, 상기 스토리지 전극 연결체들 중 이웃하는 2개 당 어느 하나에만 연결되게 교번적으로 형성되고 평면 상에서 어느 일 방향으로 길게 연장된 랜딩 패드를 다수 개 형성하는 단계, 및 교번적으로 상기 랜딩 패드에 연결되거나 또는 상기 스토리지 전극 연결체에 직접 연결되는 다수 개의 커패시터의 스토리지 전극들을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
상기 랜딩 패드는 상기 스토리지 전극을 이루는 물질과 대등한 물질로 형성될 수 있다.
상기 랜딩 패드는 도전성 폴리 실리콘 및 금속 전극 물질로 형성될 수 있다.
상기 랜딩 패드는 상기 스토리지 전극 아래에 이격되어 도입되는 비트 라인(bit line)이 종주하는 방향으로 길게 연장된 패턴으로 형성될 수 있다.
상기 랜딩 패드가 사이에 도입된 스토리지 전극과 스토리지 전극 연결체는 상호 간에 중심이 어긋나게 배열되게 형성될 수 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일 관점은, 반도체 기판 상에 형성된 절연층, 상기 절연층을 관통하는 다수 개의 스토리지 전극 연결체들, 상기 스토리지 전극 연결체들 중 이웃하는 2개 당 어느 하나에만 연결되게 교번적으로 형성되고 평면 상에서 어느 일 방향으로 길게 연장된 다수 개의 랜딩 패드들, 및 교번적으로 상기 랜딩 패드에 연결되거나 또는 상기 스토리지 전극 연결체에 직접 연결되는 다수 개의 커패시터의 스토리지 전극들을 포함하는 반도체 소자를 제시한다.
본 발명에 따르면, 스토리지 전극과 반도체 기판 상의 스토리지 전극 콘택이 어긋나게 배치될 때, 스토리지 전극과 스토리지 전극 콘택을 전기적으로 연결시켜 주는 랜딩 패드를 2 셀 당 1셀 씩 배치되게 도입함으로써, 랜딩 패드를 형성하는 공정 마진(process margin)을 보다 더 확보할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 3 및 도 4 각각은 본 발명의 실시예에 따른 스토리지 전극과 콘택 연결체를 연결시켜 주는 랜딩 패드를 포함하는 반도체 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도 및 평면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 반도체 소자 및 이를 위한 제조 방법은, 반도체 기판(100) 상에 트랜지스터(transistor) 및 커패시터 구조를 형성하여 메모리 소자를 구성한다. 이때, 커패시터가 트랜지스터의 동작을 위한 비트 라인(600) 상에 도입되며, 커패시터는 정전 용량의 증대를 위해서 실린더 형태의 스토리지 전극(900)을 도입하는 형태로 형성된다.
반도체 기판(100) 상에 절연층들(300, 510, 530, 550) 등을 개재하여 형성되는 커패시터의 스토리지 전극(900)은, 도 4의 셀(cell) 11 또는 셀 22에 도입되는 제1스토리지 전극(도 3의 910)과 같이 스토리지 전극 연결체(710)에 직접적으로 중첩되게 접촉하여 연결되게 형성될 수 있다. 또한, 도 4의 셀 12 또는 셀 21에 도입되는 제2스토리지 전극(도 3의 930)과 같이 도전성의 랜딩 패드(800)를 통해서 스토리지 전극 연결체(710)와 연결되게 형성될 수 있다.
이러한 랜딩 패드(800)의 도입에 따라, 스토리지 전극(900)은, 게이트 라인(200)인 워드 라인과 비트 라인(600) 사이의 열리는 위치에 고정되는 반도체 기판(100) 상의 영역(도 3의 110)과 그 중심이 어긋나는 형태로, 즉, 제2스토리지 전극(930)과 같이 스토리지 전극 연결체(710)의 중심에 벗어난 위치에 배열될 수 있다.
게이트 라인(200)인 워드 라인과 비트 라인(600) 사이의 열리는 위치에 고정되는 반도체 기판(100) 상의 영역(도 3의 110)은 실질적으로 스토리지 전극(900)이 전기적으로 연결되어야 할 위치이며, 이러한 영역(110) 상에 정렬되게 연결 구조체, 즉, 제1콘택 패드(410) 및 스토리지 전극 연결체(710)가 절연층들(300, 510, 530)을 관통하는 형태로 형성되게 된다. 이러한 연결 구조체는 알려진 다양한 다층 배선 구조 및 그 형성 방법들로 형성될 수 있다.
그런데, 커패시터의 정전 용량의 증대는 스토리지 전극(900)이 차지하는 면적의 증대를 요구하는 데, 이를 위해서 평면 상에서 볼 때 스토리지 전극(900)의 배열이 이러한 스토리지 전극 연결체(710)들이 배열과 달리 변경되는 것이 요구되고 있다. 예를 들어, 제2스토리지 전극(930)의 위치가 비트 라인(600)이 종주하는 방향으로 치우치게 재배열될 수 있다. 이에 따라, 제2스토리지 전극(930)은 그 아래의 스토리지 전극 연결체(710)와는 그 중심이 어긋나게 된다.
제2스토리지 전극(930)과 그 아래의 스토리지 전극 연결체(710)의 전기적인 연결을 위해서, 제2스토리지 전극(930)과 스토리지 전극 연결체(710) 사이에 랜딩 패드(800)가 도입된다. 따라서, 랜딩 패드(800)를 형성하는 이전의 공정은 알려진 메모리 반도체 소자, 예컨대, DRAM 소자를 형성하는 방법을 따라 수행될 수 있다.
예컨대, 반도체 기판(100) 상에 소자 분리 영역(150)을 설정하여 활성 영역을 설정하고, 활성 영역 상에 게이트 유전층(210)을 수반하고, 절연 물질의 게이트 캐핑층(260) 및 게이트 스페이서(270)들을 수반하고, 도전성 폴리 실리콘층(220) 및 텅스텐 실리사이드층(WSix:230) 등을 포함하여 구성되는 게이트 라인(200)들을 형성할 수 있다.
이후, 게이트 라인(200)들을 채워 절연하는 제1절연층(300)을 형성하고, 제1절연층(300)을 관통하여 게이트 라인(200)들 사이의 반도체 기판(100)의 활성 영역들 각각에 전기적으로 연결되는 BC 패드와 같은 제1콘택 패드(410) 및 DC 패드(Direct Contact pad)와 같은 제2콘택 패드(450)를 콘택 형성 공정을 이용하여 형성할 수 있다.
다음에, 제1절연층(300) 상에 제2절연층(510)을 형성하고, 제2절연층(510)을 관통하여 제2콘택 패드(450)에 연결되는 도전성 스터드(stud)로서의 비트 라인 연결체(620), 즉, DC를 형성할 수 있다. 이러한 비트 라인 콘택(620)은 텅스텐 등으로 형성될 수 있다. 이후에, TiN과 같은 장벽 금속층(610) 및 텅스텐층(650), 비트 라인 캐핑층(660), 비트 라인 스페이서(670) 등을 포함하는 비트 라인(600)을 형성할 수 있다.
비트 라인(600)을 덮어 절연하는 제3절연층(530)을 형성하고, 제3 및 제2절연층(530, 510) 등을 관통하여 제1콘택 패드(410)에 전기적으로 연결되는 스토리지 전극 연결체(710)를 형성할 수 있다. 이러한 스토리지 전극 연결체(710)와 그 하부의 제1콘택 패드(410)는 결국 게이트 라인(200)과 비트 라인(600)들에 의해 열려진 반도체 기판(100) 상의 영역(110)에 해당되고, 이러한 영역(110)에 중첩되게 정렬된 구조로 형성된다.
따라서, 제3절연층(530) 상에 스토리지 전극(900)이 이러한 열려진 영역, 즉, 스토리지 전극(900)이 전기적으로 연결될 영역(110)과 중첩되지 못하고 그 중심이 어긋나게 되면, 스토리지 전극(900)과 스토리지 전극 연결체(710)가, 도 3에 제시된 제2스토리지 전극(930)과 같이, 상호간에 어긋나게 된다.
이를 해소하기 위해서 랜딩 패드(800)를 스토리지 전극 연결체(710) 상에 도입하되, 랜딩 패드(800)를 도 4에 제시된 바와 같이 이웃하는 2셀 당 어느 하나에만 형성되게 도입하는 바를 본 발명의 실시예에서는 제시한다. 즉, 도 4에 제시된 바와 같이, 셀 11에는 랜딩 패드(800)를 도입하지 않고, 셀 12에 랜딩 패드(800)를 스토리지 전극 연결체(800)에서부터 어느 일 방향, 예컨대, 비트 라인(600)이 종주하는 방향으로 길게 연장되는 패턴으로 형성한다. 이때, 이웃하는 두 랜딩 패드(800)들은 서로 동일한 방향으로 길게 연장된 패턴들 일 수 있고, 또한, 서로 반대되는 방향으로 각각 길게 연장된 패턴들일 수도 있다.
이러한 랜딩 패드(800)는 이웃하는 스토리지 전극 연결체(710) 2개 당 어느 하나에만 연결되게 교번적으로 형성된다. 이에 따라, 랜딩 패드(800)가 도입된 셀 12 아래에 배치되는 셀 22에는 랜딩 패드(800)가 도입되지 않고, 랜딩 패드(800)가 도입되지 않은 셀 11 아래에 배치되는 셀 21에는 랜딩 패드(800)가 도입된다.
이와 같이 랜딩 패드(800)를 2셀 당 하나의 셀에만 교번적으로 도입한다. 이에 따라, 랜딩 패드(800)들을 형성할 때 적용될 디자인 룰(design rule)은, 도 1에 제시된 바와 같이 모든 셀들에 모두 랜딩 패드(80)를 도입하는 경우에 비해 적어도 2배 정도 증가하게 된다. 이러한 디자인 룰의 증가 효과는 자명하게 랜딩 패드(800)를 형성하는 공정 마진의 증대를 의미하게 된다.
즉, 본 발명의 실시예에서와 같이 교번적(alternative)으로 랜딩 패드(800)를 도입할 경우, 랜딩 패드(800)를 패턴화하는 과정에 도입될 사진 공정의 공정 마진의 증대 및 이후 연속되는 식각 공정의 공정 마진의 증대를 구현하게 된다. 이에 따라, 보다 엄밀하지 않은 공정 조건 및 공정 장비들의 도입이 가능해져 원가 절감 및 공정 기간의 단축, 공정 능률 향상을 기대할 수 있다.
랜딩 패드(800)를 형성하는 과정은 콘택 공정을 이용하는 경우와 사진 식각을 이용하는 바 패턴(bar pattern) 형성 공정을 이용하는 경우를 모두 고려할 수 있다.
예를 들어, 제3절연층(530) 상에 도시되지는 않았으나, 별도의 절연층을 형성한 후, 이러한 절연층을 관통하여 적어도 스토리지 전극 연결체(710)를 노출하는 콘택홀(contact hole)을 이웃하는 2셀 당 1셀에만 형성한다. 이후에, 콘택홀을 채우는 도전층, 예컨대, 스토리지 전극(900)에 이용되는 도전성 폴리 실리콘층 또는 금속 전극 물질층 등을 증착하고 연후 에치 백(etch back) 또는 CMP(Chemical Mechanical Polishing) 등으로 평탄화하여 랜딩 패드(800)를 형성할 수 있다.
또는, 제3절연층(530) 상에 도전층을 증착하고, 도 3에 제시된 바와 같이 랜딩 패드(800)를 비트 라인(600) 방향으로 길게 연장되는 바 형태 패턴으로 패터닝하여 랜딩 패드(800)를 형성할 수 있다.
이후, 알려진 실린더 형태의 커패시터를 형성하는 과정을 이용하여, 랜딩 패드(800)에 전기적으로 연결되거나 또는 스토리지 전극 연결체(710)에 직접 연결되는 스토리지 전극(800)들을 형성한다. 이러한 스토리지 전극(800)들은 실린더 형태를 가질 수 있으며, 또한, 접착력의 증대 또는 쓰러짐의 방지를 위한 지지층으로서의 제4절연층(550)을 하부 측면에 가질 수 있다. 이러한 제4절연층(500) 상에는 실린더 형태의 스토리지 전극(800)의 형상을 구현하기 위해 희생층으로 도입된 몰드층(molding layer)의 선택적 제거를 위해 도입된 식각 종료층(570)이 잔존할 수 있다.
상술한 본 발명에 따르면, 스토리지 전극과 반도체 기판 상의 스토리지 전극 콘택이 어긋나게 배치될 때, 스토리지 전극과 스토리지 전극 콘택을 전기적으로 연결시켜 주는 랜딩 패드를 2 셀 당 1셀 씩 교번적으로 배치되게 도입할 수 있다. 이에 따라, 랜딩 패드를 형성하는 공정 마진(process margin)을 보다 크게 확보할 수 있다. 따라서, 랜딩 패드를 패턴화하는 과정에 도입될 사진 공정 마진 증대 및 이후 연속되는 식각 공정 마진의 증대를 얻을 수 있다. 그리고, 이러한 공정들에 상대적으로 엄밀하지 않은 공정 조건 및 공정 장비들의 도입이 가능해져 원가 절감 및 공정 기간의 단축, 공정 능률 향상을 기대할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
도 1은 종래의 스토리지 전극(storage node)과 콘택 연결체를 연결시켜 주는 랜딩 패드(landing pad)를 포함하는 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 종래의 스토리지 전극과 콘택 연결체를 연결시켜 주는 랜딩 패드를 포함하는 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 3은 본 발명의 실시예에 따른 스토리지 전극과 콘택 연결체를 연결시켜 주는 랜딩 패드를 포함하는 반도체 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 스토리지 전극과 콘택 연결체를 연결시켜 주는 랜딩 패드를 포함하는 반도체 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 평면도이다.

Claims (10)

  1. 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 관통하는 스토리지 전극 연결체들을 다수 개 형성하는 단계;
    상기 스토리지 전극 연결체들 중 이웃하는 2개 당 어느 하나에만 연결되게 교번적으로 형성되고 평면 상에서 어느 일 방향으로 길게 연장된 랜딩 패드를 다수 개 형성하는 단계; 및
    교번적으로 상기 랜딩 패드에 연결되거나 또는 상기 스토리지 전극 연결체에 직접 연결되는 다수 개의 커패시터의 스토리지 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 랜딩 패드는 상기 스토리지 전극을 이루는 물질과 대등한 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 랜딩 패드는 도전성 폴리 실리콘 및 금속 전극 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 랜딩 패드는 상기 스토리지 전극 아래에 이격되어 도입되는 비트 라인(bit line)이 종주하는 방향으로 길게 연장된 패턴으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 랜딩 패드가 사이에 도입된 스토리지 전극과 스토리지 전극 연결체는 상호 간에 중심이 어긋나게 배열되게 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 반도체 기판 상에 형성된 절연층;
    상기 절연층을 관통하는 다수 개의 스토리지 전극 연결체들;
    상기 스토리지 전극 연결체들 중 이웃하는 2개 당 어느 하나에만 연결되게 교번적으로 형성되고 평면 상에서 어느 일 방향으로 길게 연장된 다수 개의 랜딩 패드들; 및
    교번적으로 상기 랜딩 패드에 연결되거나 또는 상기 스토리지 전극 연결체에 직접 연결되는 다수 개의 커패시터의 스토리지 전극들을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 랜딩 패드는 상기 스토리지 전극을 이루는 물질과 대등한 물질로 형성된 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 랜딩 패드는 도전성 폴리 실리콘 및 금속 전극 물질로 형성된 것을 특징으로 하는 반도체 소자.
  9. 제6항에 있어서,
    상기 랜딩 패드는 상기 스토리지 전극 아래에 이격되어 도입되는 비트 라인(bit line)이 종주하는 방향으로 길게 연장된 패턴인 것을 특징으로 하는 반도체 소자.
  10. 제6항에 있어서,
    상기 랜딩 패드가 사이에 도입된 스토리지 전극과 스토리지 전극 연결체는 상호 간에 중심이 어긋나게 배열된 것을 특징으로 하는 반도체 소자.
KR1020040031355A 2004-05-04 2004-05-04 스토리지 전극과 콘택 연결체를 연결시켜 주는 랜딩패드를 포함하는 반도체 소자 및 제조 방법 KR20050106579A (ko)

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* Cited by examiner, † Cited by third party
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US9559103B2 (en) 2014-08-26 2017-01-31 Samsung Electronics Co., Ltd. Memory device including selectively disposed landing pads expanded over signal line

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