KR20050101035A - 입출력 센스앰프 제어장치 - Google Patents

입출력 센스앰프 제어장치 Download PDF

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Abstract

본 발명은 메모리 장치의 센스앰프 제어장치에 관한 것으로, 특히 입출력 센스엠프 인에이블신호(iosa strobe pulse:iosastp)의 지연시간을 조정해 입출력센스엠프의 동작을 안정하게 하는 입출력센스앰프 제어장치에 관한 것이다.
본 발명의 실시예인 입출력 센스앰프 제어장치는 반도체 메모리 장치의 리드 및 라이트 명령시 발생되는 제 1입력신호와 제 2입력신호를 수신하는 제 1지연부; 상기 제 1지연부의 출력신호를 수신하는 제 2지연부; 상기 제 2지연부의 출력신호를 수신하여 입출력 센스앰프 인에이블 신호를 출력하는 제 3지연부를 구비하며, 상기 제 1지연부는 제 1인버터체인을 거친 제 1입력신호 와 인버터를 거친 제 2입력신호를 수신하는 제 1낸드게이트를 구비하며, 상기 제 2지연부는 상기 제 1낸드게이트의 출력신호를 수신하는 제 2인버터체인과 상기 제 2인버터체인과 직렬연결된 각각의 제어신호를 갖는 n개의 지연수단을 더 구비하며, 제 3지연부는 상기 n개의 지연수단을 통과한 신호와 제 3인버터딜레이를 거친 상기 n개의 지연수단을 통과한 신호를 수신하는 제 2낸드게이트와 상기 제 2낸드게이트의 출력신호를 수신하여 입출력 센스앰프 인에이블신호를 출력하는 제 4인버터체인을 구비하며, 상기 n개의 지연수단은 상기 각각의 제어신호에 의해 온/오프 된다.

Description

입출력 센스앰프 제어장치{I/O Sense amp controller}
본 발명은 메모리 장치의 센스앰프 제어장치에 관한 것으로, 특히 입출력센스앰프의 동작을 제어하는 입출력 센스엠프 인에이블신호(iosa strobe pulse:iosastp)의 지연시간을 조정해 입출력센스엠프의 동작을 안정하게 하는 입출력센스앰프 제어장치에 관한 것이다.
이하, 종래 기술에 따른 입출력 센스앰프 제어장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 입출력 센스앰프의 제어장치의 일예를 도시한다.
도시된 바와 같이, 입출력 센스앰프 제어장치는 메모리 장치의 리드 및 라이트 명령시 발생되는 제 1입력신호(read write strobe pulse:rdwtstp)와 제 2입력신호(write read low active:wtrdz)를 수신하는 제 1지연부(100)와 제 1지연부(100)의 출력신호를 수신하는 제 2지연부(110) 및 제 2지연부(110)의 출력신호를 수신하는 제 3지연부(120)로 구비된다.
각 지연부(100, 110, 120)는 반복된 실험을 통하여 일정시간의 지연을 갖도록 인버터체인으로 구성된 인버터 딜레이부(101, 111, 112, 121, 122)와 앤드수단(102, 123)이 구비된다.
도 2는 입출력 센스앰프 제어장치에 구비된 각각의 인버터 딜레이부의 내부 구성을 도시한다.
이러한 종래 기술에 있어, 입출력 센스앰프 제어장치는 제 1입력신호와 제 2입력신호를 수신해 일정시간 후에 센스앰프 인에이블신호(iosastp)를 출력하고 센스앰프 인에이블신호(iosastp)가 출력됨과 동시에 로컬 입출력신호(미도시)가 출력되어 데이터가 출력된다.
도 3은 종래 입출력 센스앰프 제어장치의 입력신호와 출력신호의 타이밍도를 나타낸다.
도시된 바와 같이, 제 2입력신호(wtrdz)에 로우레벨이 인가되고, 제 1입력신호(rdwtstp)가 입력되면, 일정시간(D)후에 입출력 센스앰프 인에이블신호(iosastp)가 출력됨을 알 수 있다.
그러나 마스크 제작 및 공정 진행등의 요인으로 인하여 비트라인이 완전히 디벨로프하기전에 입출력 센스앰프가 인에이블 되는 경우가 발생하면, 데이터를 잃어버려 오동작하게 된다.
또한, 고주파 신호가 입력되는 경우나 저주파 신호가 입력되는 경우를 고려하지 않고, 모두 동일한 지연시간 후에 입출력센앰프 인에이블신호(iosastp)를 발생시켜 타이밍을 제어하므로, 고주파 신호가 입력된 경우에도 저주파 신호가 입력된 경우와 같이 긴 지연시간(d)을 적용함으로써 반도체 메모리소자의 속도에 문제가 생기고, 고속 동작하는 시스템에 적용하기 불가능해지는 문제점이 발생 할 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 입출력 센스앰프 인에이블신호의 지연시간을 조정하여 입출력센스앰프의 동작을 보다 안정하게 하는 입출력 센스앰프 제어장치에 관한 것이다.
본 발명의 실시예인 입출력 센스앰프 제어장치는 반도체 메모리 장치의 리드 및 라이트 명령시 발생되는 제 1입력신호와 제 2입력신호를 수신하는 제 1지연부; 상기 제 1지연부의 출력신호를 수신하는 제 2지연부; 상기 제 2지연부의 출력신호를 수신하여 입출력 센스앰프 인에이블 신호를 출력하는 제 3지연부를 구비하며, 상기 제 1지연부는 제 1인버터체인을 거친 제 1입력신호 와 인버터를 거친 제 2입력신호를 수신하는 제 1낸드게이트를 구비하며, 상기 제 2지연부는 상기 제 1낸드게이트의 출력신호를 수신하는 제 2인버터체인과 상기 제 2인버터체인과 직렬연결된 각각의 제어신호를 갖는 n개의 지연수단을 더 구비하며, 제 3지연부는 상기 n개의 지연수단을 통과한 신호와 제 3인버터딜레이를 거친 상기 n개의 지연수단을 통과한 신호를 수신하는 제 2낸드게이트와 상기 제 2낸드게이트의 출력신호를 수신하여 입출력 센스앰프 인에이블신호를 출력하는 제 4인버터체인을 구비하며, 상기 n개의 지연수단은 상기 각각의 제어신호에 의해 온/오프 된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리장치용 입출력 센스앰프 제어장치를 도시한다.
본 발명에 따른 입출력 센스앰프 제어장치는
메모리 장치의 리드/라이트 명령시 발생되는 제 1입력신호(rdwtstp)와 제 2입력신호(wtrdz)를 수신하는 제 1지연부(400)와 제 1지연부(400)의 출력신호를 수신하는 제 2지연부(410) 및 제 2지연부(410)의 출력신호를 수신하여 센스앰프 인에이블 신호(iosastp)를 출력하는 제 3지연부(420)를 구비한다.
제 1지연부(400)는 제 1인버터딜레이부(401)를 거친 제 1입력신호(rdwtstp)와 인버터(403)를 거친 제 2입력신호를 수신하는(wtrdz)를 수신하는 제 1낸드게이트(402)이를 구비한다.
제 2지연부(410)는 제 1낸드게이트(402)의 출력신호를 수신하는 제 2인버터딜레이부(411)와 제 2인버터딜레이부(411)와 직렬연결된 각각의 제어신호를 갖는 캡딜레이(412, 413, 414, 415)를 더 구비한다.
제 3지연부(420)는 캡딜레이(412, 413, 414, 415)를 통과한 신호와 제 3인버터딜레이부(421)를 거친 캡딜레이(412, 413, 414, 415)를 통과한 신호를 수신하는 제 2낸드게이트(423)와 제 2낸드게이트(423)의 출력신호를 수신하여 입출력 센스앰프 인에이블신호를 출력하는 제 4인버터딜레이부(422)를 구비한다.
제 2지연부(410)에 구비된 각각의 캡딜레이(412, 413, 414, 415)는 전송라인과 전원전압 사이에 직렬연결된 NMOS트랜지스터(T1)와 MOS캐패시턴스(C1), 전송라인과 접지 사이에 직렬연결된 NMOS트랜지스터(T2)와 MOS캐패시턴스(C2)를 구비하며, 각각의 제어신호(tm_iosat<0>, tm_iosat<1>, tm_iosat<2>, tm_iosat<3>)는 각 캡딜레이(412, 413, 414, 415)에 구비된 NMOS트랜지스터(T1, T2)의 공통게이트로 수신한다.
각 캡딜레이(412, 413, 414, 415)에 수신되는 각각의 제어신호(tm_iosat<0>, tm_iosat<1>, tm_iosat<2>, tm_iosat<3>)는 카운터부(430)에서 출력한다.
도 5는 카운터부의 내부회로를 도시한다.
카운터부는 제 1제어신호 발생부(500), 제 2제어신호 발생부(510), 제 3제어신호 발생부(520), 제 4제어신호 발생부(530)를 구비한다.
각 제어신호 발생부는 제 1래치부와 제 2래치부를 구비하며, 제 1래치부의 출력신호는 스위치(SW1)를 통해 제 2래치부의 입력단(INV1)에 수신된다.
제 2래치부의 출력신호는 각 제어신호 발생부의 출력신호로 사용됨과 동시에 이웃한 제어신호 발생부의 제 1래치부의 입력단에 스위치(SW2)를 통해 수신된다.
각 래치부는 인버터(INV1)와 인버터(INV2)로 구성된 래치회로와 각 래치부의 입력단인 인버터(INV1)와 접지사이에 풀다운용 NMOS 트랜지스터를 구비(단, 제 1제어신호 발생부에 구비된 제 1래치부는 인버터(INV1)와 전원전압 사이에 풀업용 NMOS 트랜지스터가 구비됨)하며, 인버터(INV3)을 통해 래치부의 출력신호를 출력한다.
각 래치부의 NMOS트랜지스터의 게이트는 제 1입력신호(pwrup)와 제 3입력신호(tm_rst_pul)의 낸드수단에 의해 출력된 신호(tm_shift_pul)를 수신(단, 제 1제어 신호발생부(500)의 NMOS트랜지스터는 인버터를 거쳐 수신함)하며, 각 래치부를 연결하는 스위치(SW1, SW2: 단 SW1과 SW2는 같은 레벨의 입력이 수신될 경우 서로 반대의 동작을 하도록 구성됨)제 2제어신호(tm_iosaz)를 수신한다.
이하, 입력신호(rdwtstp, wtrdz)와 출력신호(iosastp)의 파형도를 참조하여, 본 발명에 따른 입출력 센스앰프 제어장치의 동작을 설명하기로 한다.
도 6은 하나의 캡딜레이(412)만 사용했을 때의 입출력 센스앰프 제어장치의 입력신호와 일정시간(a) 지연후 출력되는 입출력 센스앰프 인에이블 신호(iosastp)의 타이밍도를 나타낸다.
동작에 있어서, 도 4에 도시된 제 2입력신호(wtrdz)에 로우레벨이 인가되고, 제 1입력신호(rdwtstp)가 입력되어 제 1지연부(400)를 거쳐 제 2지연부(410)로 수신된다.
이때, 도 5에 도시된 카운터부의 제 1입력신호(pwrup)와 제 3입력신호(tm_rst_pul)의 낸드게이트(540)를 통한 출력신호(tm_shift_pul)는 제 1제어신호 발생부(500)에 구비된 NMOS트랜지스터를 턴온시켜 내부 래치회로에 데이타를 입력하고, 제 2입력신호(tm_iosaz)에 하이레벨이 인가되면 스위치(SW1)가 턴온되고, 제 1래치부의 출력데이타는 스위치(SW1)를 통해 제 2래치부로 수신된다.
그 결과 제 1제어신호발생부(500)는 제어신호(tm_iosat<0>)를 출력하게 되며, 제어신호(tm_iosat<0>)는 도 4에 도시된 캡딜레이(412)의 NMOS트랜지스터(T1, T2)를 턴온시켜 제 1지연부(400)로 부터 수신된 신호를 일정시간 지연후 제 3지연부(420)로 전달하여 입출력 센스앰프 인에이블 신호(iosastp)를 출력한다.
도 7은 두개의 캡딜레이(412, 413)를 사용했을 때의 입출력 센스앰프 제어장치의 입력신호와 일정시간(b) 지연후 출력되는 입출력 센스앰프 인에이블 신호(iosastp)의 타이밍도를 나타낸다.
도면에서 알 수 있듯이, 도 6의 경우보다 일정시간 더 지연후 출력신호(iosastp)가 출력됨을 알 수 있다.
동작에 있어서, 도 5에 도시된 카운터부의 제 2입력신호(tm_iosaz)가 로우레벨이 되면, 스위치(SW2)가 턴온되어 제 1제어신호 발생부(500)의 제 2래치부에 래치되어 있던 데이타는 제 2제어신호 발생부(510)의 제 1래치부로 입력된다.
이때, 제 2입력신호(tm_iosaz)가 다시 하이레벨로 상승하면 스위치(SW1)가 턴온되어, 제 1제어신호 발생부(500)와 제 2제어신호 발생부(510)는 각각의 제어신호(tm_iosat<0>, tm_iosat<1>)를 출력하게 된다.
그 결과 두개의 캡딜레이(412, 413)가 활성화 되어 신호를 지연하게 된다.
도 8은 세개의 캡딜레이(412, 413, 414)를 사용했을 때의 출력신호(iosastp)의 타이밍도를 나타내며, 도 9은 네개의 캡딜레이(412, 413, 414, 415)를 사용했을 때의 출력신호(iosastp)의 타이밍도를 도시한다.(도 8과 도 9에 도시된 파형도에 따른 동작은 상술한 바와 같아 생략하기로 한다.)
도시된 바와 같이, 캡딜레이의 사용 갯수가 증가함에 따라 입력신호(rdwtstp) 대비 출력신호(iosastp)의 지연시간(c, d)이 증가된다.
이상에서 알 수 있듯이, 본 발명에 따른 입출력 센스앰프 제어장치는 별도의 제어 신호로 입출력 센스앰프 인에이블신호(iosastp)의 지연시간을 조정할 수 있는 지연수단을 더 구비함으로써, 공정상의 변화나 입력신호의 속도의 다양성에 의해 변화되는 지연마진을 조정하여 안정된 입출력 센스앰프의 동작에 기인할 수 있는 장점을 갖추고 있다.
이상에서 알 수 있는 바와 같이, 본 발명에 따른 입출력 센스앰프 제어장치를 사용하는경우, 입출력 센스앰프 인에이블신호의 지연시간을 조정할 수 있다. 이러한 본 발명의 회로는 클럭 주파수 신호에 따라 입출력 센스앰프 인에이블 신호의 타이밍을 맞춰 안정적인 입출력 센스앰프의 동작을 기대할 수 있다.
도 1은 종래의 입출력 센스앰프 제어장치의 일예이다.
도 2는 입출력 센스앰프 제어장치에 구비된 각각의 인버터 딜레이부의 내부 구성을 도시한다.
도 3은 도 1에 도시된 입출력 센스앰프 제어장치의 입력신호와 출력신호의 타이밍도를 나타낸다.
도 4는 본 발명에 따른 입출력 센스앰프 제어장치를 도시한다.
도 5는 본 발명에 따른 카운터부의 내부회로를 도시한다.
도 6은 도 4의 하나의 캡딜레이를 사용했을 때의 입력신호와 출력신호의 타이밍도를 나타낸다.
도 7은 도 4의 두개의 캡딜레이를 사용했을 때의 입력신호와 출력신호의 타이밍도를 나타낸다.
도 8은 도 4의 세개의 캡딜레이를 사용했을 때의 입력신호와 출력신호의 타이밍도를 나타낸다.
도 9는 도 4의 네개의 캡딜레이를 사용했을 때의 입력신호와 출력신호의 타이밍도를 나타낸다.
-도면의 주요부 명칭-
430 : 카운터부
412, 413, 414, 415 : 캡딜레이

Claims (1)

  1. 반도체 메모리 장치용 입출력 센스앰프 제어장치에 있어서,
    상기 반도체 메모리 장치의 리드 및 라이트 명령시 발생되는 제 1입력신호와 제 2입력신호를 수신하는 제 1지연부;
    상기 제 1지연부의 출력신호를 수신하는 제 2지연부;
    상기 제 2지연부의 출력신호를 수신하여 입출력 센스앰프 인에이블 신호를 출력하는 제 3지연부를 구비하며,
    상기 제 1지연부는 제 1인버터체인을 거친 제 1입력신호 와 인버터를 거친 제 2입력신호를 수신하는 제 1낸드게이트를 구비하며,
    상기 제 2지연부는 상기 제 1낸드게이트의 출력신호를 수신하는 제 2인버터체인과 상기 제 2인버터체인과 직렬연결된 각각의 제어신호를 갖는 n개의 지연수단을 더 구비하며,
    제 3지연부는 상기 n개의 지연수단을 통과한 신호와 제 3인버터딜레이를 거친 상기 n개의 지연수단을 통과한 신호를 수신하는 제 2낸드게이트와 상기 제 2낸드게이트의 출력신호를 수신하여 입출력 센스앰프 인에이블신호를 출력하는 제 4인버터체인을 구비하며,
    상기 n개의 지연수단은 상기 각각의 제어신호에 의해 온/오프 되는 것을 특징으로 하는 입출력 센스앰프 제어장치.
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US8213250B2 (en) 2010-05-28 2012-07-03 Hynix Semiconductor Inc. Integrated circuit and semiconductor memory device

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